同步镜像延迟（６００）包含耦合到双向延迟线（６０２）的模拟延迟线（６１０）。在操作时，输入时钟信号的初始沿经由模拟延迟线施加到双向延迟线上。同步镜像延迟（ＳＭＤ）之后以前向延迟模式进行操作，来以前向或后向模式交替操作双向延迟线，以经由双向延迟线来传送输入时钟信号的初始沿，并且通过前向延迟来延迟输入时钟信号的初始沿。响应于输入时钟信号之随后的沿，ＳＭＤ反映出输入时钟信号再前向模式期间经由双向延迟线进行的传送，并且进一步通过基本上等于前向延迟的后向延迟来延迟输入时钟信号的初始沿。（*该技术在2023年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及集成电路，以及更具体地涉及使在集成电路中产生的内部时钟信号和施加到该集成电路上的外部时钟信号同步。
技术介绍
在同步集成电路中，集成电路通过外部时钟信号来计时，并且在预定的时间执行操作，其中所述的预定时间与所施加的时钟信号的上升和下降沿有关。同步集成电路的例子包括同步存储设备，例如，同步动态随机存取存储器(SDRAM)、同步静态随机存取存储器(SSRAM)、以及比如SLDRAM和RDRAM的盒式存储器，以及还包括其它类型的集成电路，例如，微处理器。通过外部时钟信号来确定同步存储设备的外部信号的定时，并且通常必须使存储设备内的操作与外部操作同步。例如，命令与外部时钟信号同步地放置在存储设备的命令总线上，并且存储设备必须在适当的时间锁存这些命令，以成功地获取这些命令。为了锁存所施加的命令，响应于外部时钟信号，来形成内部时钟信号，并且内部时钟信号通常被施加到包含在存储设备中的锁存器上，由此使这些命令记录在锁存器中。必须使内部时钟信号和外部时钟信号同步，以确保内部时钟信号在适当的时间对锁存器进行计时，以成功地获取这些命令。在当前描述中，“外部”用来表示在存储设备外的信号以及操作，以及“内部”用来表示在存储设备内的信号以及操作。此外，虽然当前描述针对同步存储设备，但是在这里所描述的原理同样可适用于其它类型的同步集成电路。在存储设备中用于产生内部时钟信号的内部电路必然引入一些时间延迟，促使内部时钟信号相对于外部时钟信号发生相移。只要相移是最小的，存储设备内的定时可以容易地与外部定时同步。为提高施加命令的速率以及数据传送到存储设备和从存储设备传送出的速率，增加了外部时钟信号的频率，并且在现代同步存储器中，该频率超过了100MHZ。但是，随着外部时钟信号的频率增加，由内部电路引入的时间延迟变得更加显著。这是因为随着外部时钟信号的频率增加，信号的周期减小，这样即使由内部电路引入的很小延迟都对应于内部和外部时钟信号之间显著的相移。结果，在内部时钟信号对锁存器计时之前，施加到存储设备上的命令可能不再是有效的。正如本领域所属人员所意识到的那样，为了使现代存储设备中外部和内部时钟信号同步，人们已经考虑并利用了多种不同的方法，包括延迟锁定环路(DLL)、锁相环路(PLL)、以及同步镜像延迟(SMD)。正如在此所使用的，术语“同步的”包括同时发生的多个信号以及彼此相对具有期望延迟的多个信号。附图说明图1是常规的SMD100的功能性方框图，该SMD100接收一个施加的时钟信号CLK，并且响应于该CLK信号，产生一个同步时钟信号CLKSYNC，其中该CLKSYNC信号与CLK信号同步。SMD100包括一个输入缓冲器102，该输入缓冲器102用于接收CLK信号，并且响应于CLK信号，产生一个缓冲时钟信号CLKBUF。CLKBUF信号相对于CLK信号具有一个延迟D1，其中D1对应于输入缓冲器的固有传送延迟。模拟延迟线(model delay line)104接收CLKBUF信号，并且产生相对于CLKBUF信号具有模拟延迟D1+D2的前向延迟的时钟信号FDCLK。正如以下将要更加详细地说明的那样，模拟延迟D1和D2模拟由输入缓冲器102引入的延迟D1以及由输出缓冲器106引入的延迟D2，其中输出缓冲器106产生CLKSYNC信号。FDCLK信号经由一个前向延迟线108来传送，其中前向延迟线108包含串联耦合的多个单位延迟110A-N，每个单位延迟从前一单位延迟接收一个输入信号，并且产生相对于输入信号具有一单位延迟UD的输出信号。例如，正如单位延迟110A所表示的那样，单位延迟110A-N的每一个都可以是一个反相器，其中反相器引入对应于反相器的传送延迟的单位延迟UD。正如单位延迟110A中的反相器的方向所表示的那样，在前向延迟线104中，在图1中FDCLK信号经由单位延迟110A-N从左向右传送。前向延迟线108包括多个输出112A-N，其中输出112A-N的每一个都分别地耦合到来自相应单位延迟110A-N的输出。在FDCLK信号经由多个单位延迟110A-N传送时，当该信号呈现在各个输出112A-N上时，该信号被指定为一个延迟的前向时钟信号DFDCLK。后向延迟线114包括串联耦合的多个单位延迟116A-N，正如前面对前向延迟线108的描述一样。然而，代替象前向延迟线108一样从单位延迟116A-N提供输出，后向延迟线114具有多个输入118A-N，每个输入分别耦合到相应单位延迟116A-N的输入。镜像控制器120耦合到前向延迟线108的输出112A-N和后向延迟线114的输入118A-N。响应于CLKBUF信号的上升沿，镜像控制器120从前向延迟线108中相应的单位延迟110A-N将DFDCLK信号施加到后向延迟线114中相应的单位延迟116A-N的输入。例如，如果FDCLK信号已传送到单位延迟110J的输出，则镜像控制器120将在单位延迟110J的输出上的DFDCLK信号输出到后向延迟线114中单位延迟116J的输入。DFDCLK信号经由后向延迟线114中相应的单位延迟116A-N，并且经由所有的单位延迟向单位延迟左侧传送，以及从后向延迟线114输出，作为一个延迟的时钟信号CLKDEL。这样，正如单位延迟116A中反相器的方向所表示的那样，在后向延迟线114中，在图1中，DFDCLK信号经由多个单位延迟116A-N从右向左传送。输出缓冲器106接收CLKDEL信号，并且响应于CLKDEL信号，产生CLKSYNC，其中CLKSYNC被输出缓冲器引入的延迟D2所延迟。正如图1中通过虚线所描述的那样，输出缓冲器106可以对应一个数据驱动器，该数据驱动器用于接收数据信号DQX，以及响应于通过CLKDEL信号计时，输出该数据信号，正如本领域技术人员所意识到的那样。现在，参照图1和图2所示的信号时序图来更详细地描述SMD100在使CLKSYNC信号与CLK信号同步时的总操作，其中图2描述了由SMD在操作期间所产生的各种信号。在图2所示例子中，CLK信号的初始上升沿出现在时间T0。在响应于在时间T0的CLK信号的上升沿，在延迟D1之后的时间T1，输入缓冲器102驱动CLKBUF信号处于高位，其中CLKBUF信号的该初始上升沿被指定为CLKBUF信号的N沿。响应于在时间T1的CLKBUF信号的上升沿转变，在模拟延迟D1+D2之后的时间T2，模拟延迟线104驱动FDCLK信号处于高位。FDCLK信号之后经由前向延迟线108中多个单位延迟110A-N进行传送，直至CLKBUF信号的下一个上升沿N+1在时间T3施加到镜像控制器120。在时间T3，前向延迟线108利用一个等于TCK-(D1+D2)的前向延迟FD来延迟FDCLK信号，其中TCK是CLK信号的周期。这是因为正如图2所示的那样，在时间T2的FDCLK信号的初始上升沿之后的TCK-(D1+D2)，发生CLKBUF信号的下一个上升沿。响应于CLKBUF信号在时间T3的上升沿，镜像控制器120将来自前向延迟线108中适当的单位延迟110A-N之输出的FDCLK信号施加到后向延迟线114中的相应输入118A-N。例如，假设延迟TCK-(D1+D2)等于十一个单位延迟UD，以本文档来自技高网...
【技术保护点】
一种同步镜像延迟电路，包括：模拟延迟线，用于接收一个输入时钟信号，以及响应于所述输入时钟信号，来产生一个模拟延迟的时钟信号，所述模拟延迟的时钟信号相对于所述输入时钟信号具有一个模拟延迟；双向延迟线，耦合到所述模拟延迟线，并且 包含多个单位延迟，所述双向延迟线响应于一个模式控制信号，以一个前向模式进行操作，以在前向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟一相应的延迟，以及响应于所述模式控制信号，以后向模式进行操作，以在后向方向上经由所述多个单位延迟来传送所述模拟延迟的时钟信号，每个单位延迟将所述模拟延迟的时钟信号延迟所述相应的延迟；以及控制电路，耦合到所述双向延迟线，所述控制电路用于将所述延迟线交替地置于前向或后向操作模式，以安排一个前 向延迟，并且之后将所述双向延迟线交替地置于前向或后向模式，来安排一个后向延迟，所述后向延迟大约等于所述前向延迟，并且所述控制电路在所述后向延迟终止时，从一个选定的单位延迟来输出所述模拟延迟的时钟信号。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：霍华德C基尔希，
申请(专利权)人：米克伦技术公司，
类型：发明
国别省市：US[美国]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。