利用偶奇数定相时钟信号相位混合的时钟信号电路和方法技术

一种时钟信号生成电路，包括延迟锁定回路（ＤＬＬ），其响应输入时钟信号和第一及第二反馈时钟信号，产生多个彼此之间相对时间位移的定相时钟信号。时钟信号生成电路进一步包括相位混合器，其接收多个定相时钟信号，对第一和第二组多个定相时钟信号进行相位混合从而产生相应的第一和第二反馈信号，并且对第一和第二反馈信号进行相位混合从而产生输出时钟信号。定相的多个时钟信号可以由基本相同的延迟所分离，第一组时钟信号可以包括相对于输入时钟信号延迟偶数个延迟的信号，第二组时钟信号可以包括相对于输入时钟信号延迟奇数个延迟的信号。每个基本相同的延迟可以大约为输入时钟信号的半个周期。

【技术实现步骤摘要】

本专利技术涉及时钟信号生成电路和方法，特别涉及提供占空因数控制的时钟信号生成电路和方法。
技术介绍
许多系统包括一种应用DLL(延迟锁定回路)产生精确的时钟信号的时钟生成电路，这些系统包括诸如RDRAM(RAMBUS动态随机存取存储器)和DDR(双数据速率)存储器件的半导体存储装置、用于处理视频信号和/或音频信号的系统和通信系统。典型的时钟信号生成电路处理输入时钟信号并产生具有预定占空因数的新的时钟信号。占空因数是由时钟信号的逻辑高脉冲宽度的时间除以时钟信号中的一个周期所得到值的百分数。具有占空因数50％的时钟信号用在许多系统中，但是，某些电路可能需要具有不同的占空因数的时钟信号。为了保证普通系统的工作，可以使用用来产生具有恒定占空因数的时钟信号的时钟生成电路。图1是传统的占空因数校正时钟信号生成电路100的框图。参考图1，电路100包括DLL 110，反相器120和相位混合器(phase mixer)130。输入到电路100的时钟信号CKIN可能具有由占空因数失真而引起的一定的抖动。时钟信号生成电路100输出具有大约50％占空因数的新的时钟信号CKOUT。DLL110利用由反相器120产生的反馈信号DOB产生相对于输入时钟信号CKIN延迟(例如，180°)的信号DO，该反馈信号是为了校正输出时钟信号CKOUT。在相位混合器130中，混合由反相器120产生的信号DOB和输入时钟信号CKIN，产生输出时钟信号CKOUT。电路100在Gyu-Hyun Kim和Jung-Bae Lee的01-0095537号的韩国的公开专利中详细地公开。传统的时钟信号生成电路100能够减小由于DLL 110的内部噪声所引起的抖动，但是能增加从DLL 1100的内部噪声所引起的输入时钟信号CKIN的抖动，从而引起了抖动峰化。图2是说明在DLL 110中抖动峰化的视图。如图2所示，抖动峰化是这样一种现象其中当输入时钟信号CKIN存在δ1的抖动时，通过DLL 110添加δ2的相位校正值到δ1的抖动中，从而，在输出时钟信号CKOUT中产生了较大的抖动。在2003年4月的IEEE JSSC vol.38，NO.4中，由Edward lee、WilliamJ.Dally、Trey Greer、Hiok-Tiaq Ng、Ramin Farjad-Rad、John Poulton和Ramesh Senthinathan所写的论文“Jitter Transfer Characteristics ofDlay-Locked Loops-Theories and Design Techniques”描述了利用振荡器型相位滤波器来消除这种抖动峰化(peaking)的例子。然而，利用振荡器型相位滤波器能够改变输出时钟信号CKOUT的频率，能够引起抖动的积累，这种抖动的积累能够产生更大的抖动。
技术实现思路
本专利技术的某些实施例中，时钟信号生成电路包括延迟锁定回路(DLL)，该延迟锁定回路响应输入时钟信号、第一和第二反馈时钟信号，并生成多个彼此之间相对时间位移的定相时钟信号。时钟生成电路进一步包括相位混合器，其接收多个定相时钟信号，对第一和第二组多个定相时钟信号进行相位混合从而产生相应的第一和第二反馈信号，并且相位混合第一和第二反馈信号从而产生输出时钟信号。定相的多个时钟信号可以由基本相同(uniform)的延迟所分离，第一组时钟信号可以包括相对于输入时钟信号延迟偶数个延迟的信号，第二组时钟信号可以包括相对于输入时钟信号延迟奇数个延迟的信号。每个基本相同的延迟可以大约为输入时钟信号的半个周期。在进一步的实施例中，相位混合器包括混合第一组定相时钟信号从而产生第一反馈时钟信号的第一相位混合器和混合第二组定相时钟信号从而产生第二反馈时钟信号的第二相位混合器。相位混合器进一步包括混合第一和第二反馈时钟信号从而产生输出时钟信号的第三相位混合器。时钟信号生成电路可以进一步包括锁定检测器，该检测器接收第一和第二时钟反馈信号，比较第一和第二时钟反馈信号的相位，并响应于该比较，控制第一和第二相位混合器。如果第一和第二时钟反馈信号之间的相位差不是基本等同于相同的延迟，则锁定检测器可以禁止第一和第二混合器中的一个，如果第一和第二时钟反馈信号基本等于相同的延迟，则锁定检测器可以启动第一和第二两个混合器。在本专利技术的另外的实施例中，时钟信号生成电路包括DLL，其响应输入时钟信号和反馈信号从而产生DLL输出信号；相位混合器，将混合输入时钟信号和DLL输出信号进行相位混合从而产生相位混合信号；及反相器，其将相位混合信号或DLL输出信号中的一个反相从而产生反馈信号。时钟信号生成电路可以进一步包括锁定检测器，该锁定检测器接收输入时钟信号和DLL输出信号，比较输入时钟信号和DLL输出信号的相位，并响应于该比较产生多路转换器控制信号，多路转换器可以接收输入时钟信号和DLL输出信号，并可以响应多路转换器控制信号来选择性地提供相位混合信号或输入时钟信号中的一个到反相器。本专利技术可以作为装置和方法来实现。附图说明通过参照相应附图对典型实施例详细的描述，本专利技术的上述和其他特性和优点将显而易见，其中图1是传统的时钟信号生成电路的原理图；图2是说明在DLL中抖动峰化的示意图；图3是根据本专利技术某些实施例的时钟信号生成电路的框图；图4是根据本专利技术进一步的实施例的DLL的原理图，该DLL可以应用在图3的时钟信号生成电路中。图5是根据本专利技术进一步的实施例的相位混合电路的原理图，该相位混合电路可以应用在图3的时钟信号生成电路中。图6是根据本专利技术的某些实施例说明图3的时钟信号生成电路的典型的操作的时序图。图7是根据本专利技术的另外的实施例的时钟信号生成电路的框图。具体实施例方式参考示出了本专利技术实施例的附图更加充分地描述本专利技术。然而，本专利技术可以以不同的形式来体现，并不应理解为限制到在此公开的实施例。当然，提供这些实施例以便这种公开是详尽的和充分的，以及对本领域的技术人员充分地表达了本专利技术的范围。相同的标记指代相同的部件。如同这里所应用的术语“和/或”包括一个或多个的所关联的列出项目中的任何一个和所有的组合。在这里所应用的术语只是为了描述详细的实施例，并不意在限制本专利技术。如同在这里所应用的，单数形式“一个”和“这个”也意在包括复数形式，除非前后关系清楚地表示别的方式。应当进一步理解，用于在说明书中的术语“包括”和/或“包含”具体说明所述特征、整数、步骤、操作、元件、和/或部件的存在，但是不排除其中一个或多个其他特征、整数、步骤、操作、元件、部件、和/或组的存在或增加。应当理解，当元件被认为是“连接”或“耦合”到另一个元件，能够直接连接或耦合到另一个元件或可能存在插入元件。相反，当元件被认为是“直接连接”或“直接耦合”到另一个元件，不存在插入元件。除非另有说明，在这里所应用的所有术语(包括技术术语和科学术语)具有与一个本专利技术所属领域的普通技术人员通常所理解的相同的含意。应当进一步理解，诸如在通常使用的词典中所定义的那些术语，应当被解释为具有与在相关领域上下文中它们的含意一致的含意，并不应被解释为理想化的或过度形式化的理解，除非清楚地在这里如此定义。图3是根据本专利技术某些实施例的占空因数校正时钟信号生成电路300的框图。本文档来自技高网...

【技术保护点】
一种时钟信号生成电路，包括：延迟锁定回路（ＤＬＬ），其响应输入时钟信号和第一及第二反馈时钟信号，产生多个彼此之间相对时间位移的定相时钟信号；及相位混合器，其接收多个定相时钟信号，对第一和第二组多个定相时钟信号进行相位混合从而产生相应的第一和第二反馈信号，和对第一和第二反馈信号进行相位混合从而产生输出时钟信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：朴光一，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]