模拟/数字延迟锁定环制造技术

一种延迟锁定环，包括：　　　　数字延迟电路，用于使延迟元件能够在延迟锁定环中提供粗相位调节；以及　　　　模拟延迟电路，用于在将数字延迟电路保持在固定延迟处的同时，在延迟锁定环中提供细相位调节。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种模拟/数字延迟锁定环。
技术介绍
诸如同步动态随机存取存储器(SDRAM)和微处理器等许多设备接收由诸如晶体振荡器等外部时钟源所产生的外部时钟信号。通过设备上的输入端接收到的外部时钟信号通过缓冲电路树被路由到该设备内的各种电路。缓冲树在外部时钟和每一个被缓冲的时钟之间引入了公共延迟。典型地，具有可调延迟线的延迟锁定环(DLL)用来通过对施加到缓冲树上的外部时钟信号进行延迟，使被缓冲时钟信号与外部时钟信号同步。所述DLL包括相位检测器，用于检测外部时钟信号和被缓冲时钟信号之间的相位差。根据所检测到的相位差，该DLL通过将适当的延迟添加到外部时钟信号上，使被缓冲时钟信号与外部时钟信号同步，直到被缓冲时钟信号(内部时钟)与外部时钟信号同相为止。可以将该DLL实现为模拟延迟锁定环或数字延迟锁定环。在模拟延迟锁定环中，使用电压受控延迟线来延迟外部时钟信号。图1是现有技术的模拟延迟锁定环(DLL)100的方框图。该模拟DLL100使内部时钟信号CKI与外部时钟信号CKE同步。外部时钟信号CKE与电压受控延迟线102相连，并且电压受控延迟线102与时钟树缓冲器108相连。将已延迟外部时钟信号CKE馈送到时钟树缓冲器108，其中将其传播到所述树的输出并施加到各个电路。通过时钟树缓冲器108的延迟造成了外部时钟信号CKE和内部时钟信号CKI之间的相位差。电压受控延迟线102通过或者增加或者减少延迟来调节外部时钟信号CKE的延迟，以同步外部和内部时钟信号。为了确定延迟线中的适当延迟，时钟树缓冲器108的输出之一与相位检测器104相连，在相位检测器104中，将其与外部时钟信号CKE进行比较。相位检测器104检测内部时钟信号CKI和外部时钟信号CKE之间的相位差。由电荷泵106和环路滤波电容器112对相位检测器104的输出进行积分以提供针对电压受控延迟线(VCDL)102的可变偏置电压VCTRL110。偏置电压VCTRL选择要由VCDL102添加到外部时钟信号上的延迟量，以使内部时钟信号CKI与外部时钟信号CKE同步。相位检测器104是D型触发器，其D输入与外部时钟信号CKE相连，而其时钟输入与内部时钟信号CKI相连。在内部时钟信号CKI的每一个上升沿上，相位检测器104的输出指示内部时钟信号的上升沿是在外部时钟信号的上升沿之前还是之后。模拟DLL100产生具有高精度的电压受控延迟。然而，模拟DLL的性能在频率范围上变动，这是由于利用电压受控延迟线所产生的延迟随着偏置控制电压VCTRL的变化非线性地改变。图2是示出了图1所示的电压受控延迟线的非线性控制电压特性的曲线图。通常，设备支持较宽范围的外部时钟频率，在该范围内，为特定设备选定操作频率。在图2所示的示例中，该设备可以在点A和点C之间的任意频率处操作。所选的操作频率在点B处。如图所示，该控制电压特性是非线性的在控制电压范围的一端(点C)处是尖锐的而在相反端(点A)几乎是平坦的。该控制电压特性造成了在点C处的DLL不稳定性和在点A处的较长锁定时间。由偏置电压VCTRL来控制较宽范围的频率(延迟)。再次参考图1，偏置电压VCTRL是电荷泵106的输出，大多数时间保持在高阻状态。在偏置电压信号VCTRL上的任意噪声干扰了模拟DLL100的输出。例如，如果模拟DLL正在点B处操作，则由于噪声所引起的较小电压变化(ΔV)造成了延迟的较大变化。因此，在从点C到点A的所示的较宽频率范围内，当正在点B处操作时，模拟DLL对噪声非常敏感。因此，该模拟DLL在较宽频率范围内并不稳定。数字DLL没有模拟DLL的稳定性问题。然而，由于通过组合固定份额(quantum)(步幅)的延迟来提供延迟，因此数字DLL的精度与模拟DLL的精度同样高。延迟步幅越小，精度越高。然而，由于需要更多延迟元件来覆盖较宽的频率范围，因此步幅尺寸的减小引起了硅面积的相应增加。
技术实现思路
提出了一种在宽频范围上具有高精度、较好稳定性和快锁定时间的延迟锁定环。所述延迟锁定环为在宽频范围内操作的延迟锁定环，将更短锁定时间、较高精度和稳定性与较低能量消耗和较小硅面积组合在一起。所述延迟锁定环包括数字延迟电路和模拟延迟电路。所述数字延迟电路使延迟元件能够在延迟锁定环中提供粗相位调节。所述模拟延迟电路在将数字延迟电路保持在固定延迟处的同时，在延迟锁定环中提供细相位调节。数字延迟电路中的锁定检测器检测粗相位调节的完成，在完成时冻结(freeze)固定延迟且启用细相位调节。包括多个固定延迟元件的数字延迟电路在较宽延迟范围上操作。所述模拟延迟电路在宽延迟范围内的较小延迟范围上操作且保持在第二固定延迟处，直到数字延迟电路完成了粗相位调节为止。附图说明从以下对本专利技术的优选实施例的更具体的描述中，本专利技术的前述和其他目的、特征和优点将变得显而易见，如附图中所示，相同的参考符号在不同的视图中表示相同的部件。不必对这些附图进行缩放、强调，而仅放置在此以说明本专利技术的原理。图1是现有技术的模拟延迟锁定环(DLL)；图2是示出了图1所示的电压受控延迟线的非线性控制电压特性的曲线图； 图3是根据本专利技术的原理的宽频范围延迟锁定环的方框图；图4A-4B示出了在DCDL和VCDL中的延迟元件；图5是图4A-4B所示的延迟元件中的任一个的一个实施例的示意图；图6是示出了图3所示的DLL中的VCDL的窄频范围的非线性控制电压特性的曲线图；图7是图3所示的锁定检测器和模拟开关的实施例的示意图；图8A-C是示出了相位检测器输出与时钟之间的相位差之间的关系的时序图；图9是示出了在图7所示的示意图中的信号的时序图。具体实施例方式下面将描述本专利技术的优选实施例。图3是根据本专利技术原理的宽频范围延迟锁定环(DLL)300的方框图。该宽频范围DLL300具有两个操作域包括数字延迟电路302的数字域和包括模拟延迟电路304的模拟域。在DLL中，典型地，利用模拟技术来实现高精度、较小硅面积使用和更低能量，而典型地，利用数字技术来实现较好稳定性和更短锁定时间。所述宽频范围DLL300组合了这两种技术来提供宽频范围上的高精度、较好稳定性和较快锁定时间。数字延迟电路302负责初始化期间的粗相位调节，而模拟延迟电路304负责在由数字延迟电路302完成粗相位调节之后，在正常操作期间的细相位调节。数字延迟电路302在较宽延迟范围内操作并在上电初始化期间，使延迟锁定环300达到稳定操作点。在正常操作中，模拟延迟电路304在较宽延迟范围内的稳定操作点的较小延迟范围中操作，并将延迟锁定环保持在稳定操作点处，同时将数字延迟电路302保持在固定延迟处。由DLL所提供的总延迟包括具有一组每一个均具有固定延迟的延迟元件的数控延迟线(DCDL)306、以及电压受控延迟线(VCDL)312。由DCDL306提供的DCDL延迟和由VCDL312提供的VCDL延迟的组合提供了精确的延迟。仅这些域中的一个可以在任意时间改变DLL延迟。在加电初始化时，数字延迟电路302改变DCDL306(粗延迟)。在完成粗相位调节(达到锁定)之后，将DCDL延迟保持在固定数量的DCDL延迟元件处(冻结)，并且模拟延迟电路304改变DLL延迟以通过改变VCDL延迟来提供细相位调节。数字延迟电路302在较宽的延迟本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：彼得·弗拉先科，迪特尔·黑勒，
申请(专利权)人：睦塞德技术公司，
类型：发明
国别省市：