时钟分配电路和其方法技术

一种时钟分配（ｃｌｏｃｋ　　ｄｉｓｔｒｉｂｕｔｉｏｎ）电路，包括一比较单元、一滤波器、一缩放单元、和一震荡器。比较单元是由一相位频率检测器与一电荷泵浦构成。上述比较单元比较一参考讯号和一回馈（ｆｅｅｄｂａｃｋ）讯号用以产生一误差讯号输入至滤波器。上述滤波器，耦接到上述比较单元，根据上述误差讯号输出一滤波讯号。上述缩放单元，耦接到上述滤波器，利用一缩放因子缩放上述滤波讯号用以形成一控制讯号。上述震荡器，耦接到上述缩放单元，根据上述控制讯号产生上述回馈讯号。上述缩放因子小于１。

【技术实现步骤摘要】

本专利技术涉及时钟分配电路，特别是涉及具有锁相回路的。
技术介绍
锁相回路(Phase Lock Loop，PLL)是一种封闭循环(closed loop)控制系统，其是维持一产生讯号与一参考讯号间的固定相位关系。在高速应用上，时钟分配系统需要高速和低噪声的锁相回路来实现时钟速度的需求。例如多线道(multilane)系统中，总体时钟乘法器单元产生传送时钟，其由多条线(lane)共享，并且可以由高速或低速的锁相回路实现。图1显示现有具有噪声的锁相回路1的框图，其包括相位频率检测器与电荷泵浦构成的比较单元(Phase Frequency Detector/Charge Pump，PFD/CP)10、滤波器12、电压控制震荡器(VCO)14以及一模数控制器(ModulusController)16。比较单元10耦接到滤波器12，然后滤波器12耦接到电压控制震荡器14。电压控制震荡器14根据控制电压Vc1变化输出频率fout1，并且产生周期性的输出。如果输出频率fout1掉到参考频率之下，比较单元10就会检测到两者之间的差值，并且改变控制电压Vc1来加速来自电压控制震荡器14的输出频率fout1。同样地，如果输出频率fout1在参考频率之上，比较单元10改变控制电压Vc1用以降低来自电压控制震荡器14的输出频率fout1。滤波器12则是平缓所有控制电压Vc1的突然变化。当集成电路的组件大小减低时，其操作电压范围也随之减少，但是所需频率范围却增加，因此需要增加电压控制震荡器14的VCO增益KVCO用以包含限制电压范围内所需的频率范围。集成电路的工艺、电压和温度变化更引入更高的VCO增益KVCO。图2显示图1VCO的控制电压Vc1和输出频率fout1的关系曲线，包括曲线ss、tt、和ff其分别代表三种工艺。使用高VCO增益KVCO使得所需频率范围能够包含图2中的所有工艺变化，其中所需频率范围是由f1到f2。但是高VCO增益KVCO也同时放大控制电压噪声nc，导致更严重的相位噪声或抖动(jitter)在输出频率fout1内。参考图1，输出频率fout1的相位噪声包括在节点nl0的控制电压噪声nc以及节点nl2的本地VCO噪声nl。控制电压噪声nc包括电荷泵浦噪声nCP和电源地极噪声(power-ground noise)nPG，并且由KVCO放大，贡献到输出频率fout1的相位噪声。本地VCO噪声nl包括VCO噪声nVCO和电源地极噪声nPG，并且不由VCO增益KVCO放大。因为高VCO增益KVCO而使得控制电压噪声nc对输出频率fout1的相位噪声贡献了绝大部分。所以控制电压噪声nc的减低显著地改善相位噪声。电源地极噪声nPG可以由去耦电容或遮蔽(shielding)等布局(layout)的方式来减低，使得电荷泵浦噪声nCP变成控制电压噪声nc的主要部分。电荷泵浦噪声nCP由节点nl0之前的电路缺陷的累积噪声产生，电路缺陷包括电荷共享(charge sharing)、电流不匹配(currentmismatch)、时钟馈入(clock feedthrough)、载流子注入(charge injection)、参考讯号突波(reference signal spur)、和电流切换噪声(current switching noise)等。图3显示图1VCO的控制电压Vc1和输出频率fout1曲线，用以减低相位噪声，使用低VCO增益KVCO和多条V-f曲线，包括频率f1到频率f2的频率范围。图3使用的VCO决定控制电压Vc1的电压范围，并且选择相对应的V-f曲线用以产生相对应的输出频率fout1。输出频率fout1由低VCO增益KVCO产生，但是电路复杂度和制造费用增加。另外，新增的VCO电路复杂度可以导致更高的VCO噪声，直接和输出频率fout1的相位噪声相关。所以图3的相位噪声减低是有限的。有鉴于此，本专利技术提出一种时钟分配电路与相关方法，其可有效地降低相位噪声，并简化电路的复杂度。
技术实现思路
本专利技术提出一种时钟分配(clock distribution)电路，包括一比较单元、一滤波器、一缩放单元、和一震荡器。上述比较单元，比较一参考讯号和一回馈(feedback)讯号用以产生一误差讯号。上述滤波器，耦接到上述比较单元，根据上述误差讯号输出一滤波讯号。上述缩放单元，耦接到上述滤波器，利用一缩放因子缩放上述滤波讯号用以形成一控制讯号。上述震荡器，耦接到上述缩放单元，根据上述控制讯号产生上述回馈讯号。上述比较单元是由一相位频率检测器与一电荷泵浦构成，而上述缩放因子小于1。此外，本专利技术还提出一种时钟分配(clock distribution)方法，包括一比较单元比较一参考讯号和一回馈讯号用以产生一误差讯号，一滤波器根据上述误差讯号输出一滤波讯号，一缩放单元利用一缩放因子缩放上述滤波讯号用以形成一控制讯号，一震荡器根据上述控制讯号产生上述回馈讯号，以及其中上述比较单元是由一相位频率检测器与一电荷泵浦构成，而上述缩放因子小于1。为使本专利技术的该目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。附图说明图1显示现有具有噪声的锁相回路的框图。图2显示图1VCO的控制电压Vc1和输出频率fout1曲线。图3显示图1VCO的控制电压Vc1和输出频率fout1曲线。图4显示本专利技术实施例中的具有时钟分配电路的锁相回路。图5显示本专利技术实施例中的以电压-电压转换器为图4中缩放单元44的电路图。图6显示本专利技术实施例中的以电流-电流转换器为图4中缩放单元44的电路图。图7显示本专利技术实施例中的以电压-电流转换器做为图4中缩放单元44的电路图。附图符号说明10-比较单元；12-滤波器；14-VCO；16-模数控制器；40-比较单元；42-滤波器；44-缩放单元；46-震荡器； 48-模数控制器；400-相位-频率检测器；402-电荷泵浦电路；具体实施方式在此必须说明的是，在下面披露的内容中所提出的不同实施例或范例，是用以说明本专利技术所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本专利技术，并非用以限定本专利技术。此外，在不同实施例或范例中可能重复使用相同的标号与符号，这些重复使用的参考数字与符号是用以说明本专利技术所揭示的内容，并非用以表示不同实施例或范例间的关系。图4显示本专利技术实施例中的具有时钟分配电路的锁相回路(Phase LockLoop，PLL)，包括比较单元40、滤波器42、缩放单元44、震荡器46和模数控制器48。比较单元40耦接到滤波器42、缩放单元44、震荡器46，接着耦接到模数控制器48。比较单元40比较参考讯号Sref和回馈讯号Sfb用以产生误差讯号Se，其中比较单元40是由相位-频率检测器400和电荷泵浦电路402构成，其中相位-频率检测器400耦接到电荷泵浦电路402。相位-频率检测器400接收参考讯号Sref和回馈讯号Sfb，比较这两个讯号之间的频率和相位差用以产生在讯号Su或Sd的脉冲波，其脉冲波的宽度等于相位差。相位-频率检测器400只在参考讯号Sref和回馈讯号Sfb之间有相位差时产生讯号Su或Sd。电荷泵浦电路402由讯号Su或Sd产生误差讯号Se。误差讯号Se是充电(chargi本文档来自技高网...

【技术保护点】
一种时钟分配电路，包括：　　　　一比较单元，比较一参考讯号和一回馈讯号用以产生一误差讯号；　　　　一滤波器，耦接到上述比较单元，根据上述误差讯号输出一滤波讯号；　　　　一缩放单元，耦接到上述滤波器，利用一缩放因子缩放上述滤波讯号用以形成一控制讯号；以及　　　　一震荡器，耦接到上述缩放单元，根据上述控制讯号产生上述回馈讯号；　　　　其中上述比较单元是由一相位频率检测器与一电荷泵浦构成，而上述缩放因子小于１。

【技术特征摘要】
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【专利技术属性】
技术研发人员：林小琪，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]