时钟发生电路的重新配置制造技术

本公开涉及时钟发生电路的重新配置。公开了可以包括时钟和同步信号的生成的同步数字系统的实施例。多个可用时钟信号当中任何一个都可被选择用作主时钟，而不会造成同步数字系统中由时钟引起的错误。时钟信号可以自动地或者通过编程选择。时钟发生电路可以生成最初被用作主时钟的时钟信号。通过首先选择可用时钟信号当中另一个用作主时钟，时钟发生电路可以被动态地重新配置，而不中断同步数字系统的操作。

【技术实现步骤摘要】
【国外来华专利技术】时钟发生电路的重新配置
本申请涉及电子系统并且，更具体而言，涉及数字电子系统中的时钟信号分配网络，并且尤其涉及包含许多处理单元的集成电路(IntegratedCircuit，IC)芯片中的时钟分配。
技术介绍
对于大型昂贵的计算机系统，它们的经济性决定了它们要一直保持繁忙。按照惯例，性能是作为每秒的计算来测量的。对于小型不昂贵的计算机，持续的高速操作是不要求的，并且对于靠电池操作的设备甚至是个障碍。计算机和数字信号处理器(DigitalSignalProcessor，DSP)的性能越来越多地是以每秒每瓦的计算或者所使用的每焦耳能量的计算来测量的。虽然存在需要一次数小时的高性能操作的娱乐应用，但是小型计算机的大部分使用对于高性能的突发需要少于一分钟。实际上，当小型嵌入式计算机或数字信号处理器(DSP)以降低的速度就可以良好地工作时，存在许多时间间隔。由于用于微型计算机的电路技术消耗与计算速度成比例的电力；因此以降低的速度运行的机会是降低功耗并节省电池电量的机会。对于个人电子设备(PersonalElectronicDevice，PED)，机会可以是最大的，其中人的兴趣和注意力把高度可变的需求放在微型计算机和嵌入在其中的DSP上。单处理器系统在只有一个处理单元的计算机中，处理器可以通过写到生成系统时钟信号的特定电路来调节其自己的速度。这可以被用来使系统时钟频率匹配平均工作量。但是，降低的系统时钟频率(或速率)也放慢了操作系统软件的驻留内核及其响应时间。依赖于实现，当机器为了每秒更多计算的性能类型而需要升到更快的时钟速率时，用户会注意到停顿。单处理器计算机及其控制软件也常常具有用户可调节的暂停(time-out)；并且硬件中的断电模式越多，系统可以越精细地使其功率使用适应实际的计算需求。例如，在初始暂停之后处理器可以切换到降低的速度和降低的供给电压状态；在更长的暂停之后切换到时钟停止状态；并且在更长的暂停之后切换到低电压睡眠状态。这些低电压状态把数据维持在易失性存储器中，这对于快速重新激活是有利的。如果处理器的电源被完全切断，则其易失性存储器中的数据丢失；并且在处理器重新激活时，数据将必须从非易失性存储器重新加载。多处理器系统大型多处理器系统已经开辟了许多技术来提高每秒的计算，但是对于电源管理不太积极。随着利用包含多个处理单元的不昂贵IC芯片的PED的来临，对能量效率的需求增加了许多。多处理的优点包括对于为了并行执行而被转换的算法有高得多的计算吞吐量，以及由于过程分离到不同的处理器和存储器上而产生的增加的可靠性和安全性。在多处理器系统中，在其自己的处理器上执行的监督过程更不可能被在其它处理器上执行的应用过程延迟。在应用中，依赖于外部事件，一些处理器可以被放慢而其它被加速。例如，用于显示视频数据的视频处理器的性能许多都依赖于数据的类型和用户行为。(在这个例子中，视频处理器可以是专用于视频的单个单元，或者可以是被编程为以并行方式处理视频的一组处理元件。)如果用户在编辑视频，这在运动的显示中会有频繁的停顿。在停顿时，视频处理器可以降低至空闲速度，准备好作出响应但是比全速耗散更少的功率。同时，用户接口可以由为了进行用户交互而被优化的不同处理器处理。在多处理器系统中节省电力的另一条途径是安排多个处理器在各种时钟频率上运行-快的时钟用于计算中的关键路径，而较慢的时钟用于其它部分。由于节省电力的机会高度依赖于应用软件，因此时钟分配硬件应当是可配置的，优选地可从应用软件快速配置。多处理器阵列诸如计算机和数字信号处理器(DSP)的数字电子系统越来越多地利用一个或多个多处理器阵列(Multi-ProcessorArray，MPA)。MPA可以被宽松地定义为多个处理元件(ProcessingElement，PE)、支持存储器(SupportingMemory，SM)以及高带宽互连网络(InterconnectionNnetwork，IN)。如在本文所使用的，术语“处理元件”指处理器或CPU(中央处理单元)、微处理器或者处理器核心。MPA中的词“阵列”在其最广泛的意义上是用来指通过网络互连的多个计算单元(每个计算单元可以包含处理和/或存储器资源)，其中连接在一个、两个、三个或更多个维度中可用，包括圆形维度(回路或环)。应当指出，更高维度的MPA可以映射到具有较少维度的制造介质，假定该介质支持增加的布线密度。例如，具有四维(4D)超立方体形状的MPA可以映射到硅集成电路(IC)芯片的3D堆叠，或者映射到单个2D芯片，或者甚至ID的计算单元行。而且低纬度的MPA可以映射到更高维度的介质。例如，ID的计算单元行可以以蜿蜒的形状布置到IC芯片的2D平面上，或者盘绕到芯片的3D堆叠中。MPA可以包含多种类型的计算单元以及处理器和存储器的穿插布置。在MPA的广泛意义上，还包括MPA的层次或嵌套布置，尤其是由互连的IC芯片组成的MPA，其中IC芯片包含一个或多个还可以具有更深层次结构的MPA。在不同类型的MPA中或者MPA之间可以有一个或多个互连网络(IN)。MPA中互连网络的目的是在PE、SM和I/O之间和之中移动数据、指令、状态、配置或控制信息。主互连网络(PrimaryInterconnectionNetwork，PIN)是为高带宽数据移动而设计的，具有良好但不是极低的等待时间(在源和目的地之间输送数据的时间延迟)。被PIN移动的数据可以封装其它类型的信息，假定处于数据目的地的硬件或软件能够把数据翻译成其它类型的信息。MPA可以具有其它的辅助IN；这些辅助IN可以呈现更低或更高的等待时间，但是一般而言将具有低得多的带宽。IN由链路和节点组成。链路通常由一组实现为电路板或IC上的导电路径(轨道或迹线)的一组平行“导线”组成。节点包含用于耦合到链路的端口，它包含在链路上发送和接收信号的发送器电路和接收器电路。节点可以具有用于与PE或SM通信的其它端口。节点具有包含数据路径的路由器和用于彼此连接端口的交换机，加上用于根据一种或多种协议选择性地连接端口的路由器控制机制。为了实现高带宽，PIN的每条链路可以包括许多并行的导线。如果节点之间的距离小，则链路短并且可以使用标准CMOS二进制信令方案；该方案是电源高侧附近的稳定信号电压是代表逻辑1的信号状态(H)并且电源低(或接地)侧附近的稳定信号电压是其它二进制状态(L)并且代表逻辑0。在这种信令方案中，一根导线编码一位信息。如果链路的长度长，诸如在IC芯片之间或电路板之间，则不同的信令方案可以更好地适于维持高速度和拒绝噪声。链路中的并行导线可以携带数据或时钟信号。时钟信号的目的是标记发送电路可以改变数据信号的时间点和接收电路可以采样数据信号的时间点。在适当设计的电路中，采样时间发生在改变的数据信号停留到稳态值之后。发送器可以使用时钟信号来触发何时它把线路驱动至信号状态H或L；接收器电路可以使用时钟信号把数据信号锁存到寄存器中。常见的惯例是接收器在其时钟信号的上升(0到1)变换上锁存数据，而发送器在其时钟信号的下降(1到0)变换上更新其输出。这些信号状态变换花有限的时间量完成，但是，如果上升和下降间隔与用来表示位的间隔相比而言短时，变换也可以被称为“边缘”。如果时钟信号在多个发送器和接本文档来自技高网...

【技术保护点】
一种用于在同步数字系统的时钟分配网络中重新配置时钟发生电路的方法，所述方法包括：利用所述时钟发生电路生成第一时钟信号；选择所述第一时钟信号作为所述同步数字系统的主时钟；选择第二时钟信号作为所述主时钟，其中所述选择第二时钟信号包括使所述第二时钟信号代替所述第一时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误；在所述第二时钟信号充当所述主时钟的时间期间，重新配置所述时钟发生电路；及在所述时钟发生电路已经稳定之后，选择所述第一时钟信号作为所述同步数字系统的主时钟，其中所述选择所述第一时钟信号包括使所述第一时钟信号代替所述第二时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误。

【技术特征摘要】
【国外来华专利技术】2012.12.13 US 61/736,7631.一种用于在同步数字系统的时钟分配网络中重新配置时钟发生电路的方法，所述方法包括：利用所述时钟发生电路生成第一时钟信号；选择所述第一时钟信号作为所述同步数字系统的主时钟；选择第二时钟信号作为所述主时钟，其中所述选择第二时钟信号包括使所述第二时钟信号代替所述第一时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误；在所述第二时钟信号充当所述主时钟的时间期间，重新配置所述时钟发生电路；及在所述时钟发生电路已经稳定之后，选择所述第一时钟信号作为所述同步数字系统的主时钟，其中所述选择所述第一时钟信号包括使所述第一时钟信号代替所述第二时钟信号作为所述主时钟，而不造成所述同步数字系统中由时钟引起的错误；其中所述同步数字系统被包括在芯片上；并且其中所述第二时钟信号由独立于外部时钟信号的片上振荡器生成；检测需要选择片上生成的时钟信号作为所述主时钟的条件；响应于所述检测，选择所述第二时钟信号；其中需要选择片上生成的时钟信号作为所述主时钟的条件包括指示可能篡改所述同步数字系统的信号；以及在选择所述第二时钟信号作为所述主时钟之后，使用所述主时钟清除所述同步数字系统的状态信息。2.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括：给所述时钟发生电路断电以便把所述时钟发生电路放到关状态；及给所述时钟发生电路通电以便把所述时钟发生电路返回到开状态。3.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括：从所述时钟发生电路除去时钟输入；及把所述时钟输入放回到所述时钟发生电路。4.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括改变所述时钟发生电路的目标频率。5.如权利要求1所述的方法，其中所述重新配置所述时钟发生电路包括改变所述时钟发生电路的至少一个设置，使得所述时钟发生电路以不同的速率耗散功率。6.如权利要求1所述的方法，还包括：在所述重新配置所述时钟发生电路之后确定所述时钟发生电路已经稳定，其中所述在所述时钟发生电路已经稳定之后选择所述第一时钟信号作为所述同步数字系统的主时钟是至少部分地响应于所述确定而进行的。7.如权利要求6所述的方法，其中所述时钟发生电路包括锁相环(PLL)，并且其中所述确定所述时钟发生电路已经稳定包括确定所述PLL已实现相位锁定。8.如权利要求1所述的方法，还包括：在所述重新配置所述时钟发生电路之后等待预定时间，其中在所述时钟发生电路已经稳定之后选择所述第一时钟信号作为所述同步数字系统的主时钟进一步在所述等待所述预定时间之后进行。9.一种同步数字系统，包括：时钟发生电路，被配置为至少部分地基于所接收的外部时钟信号生成第一时钟信号，其中所述时钟发生电路还被配置为通过编程接收配置设置；时钟信号选择器电路，被配置为在多个时钟信号之间通过编程选择以用作主时钟信号，而不会造成所述同步数字系统中...

【专利技术属性】
技术研发人员：C·S·多布斯，M·R·特罗西诺，K·R·福克纳，C·L·施雷佩尔，
申请(专利权)人：相干逻辑公司，
类型：发明
国别省市：美国;US