用于3D集成电路的时钟分布网络制造技术

本发明专利技术的示例性实施例涉及用于设计用于集成电路的时钟分布网络(34)的系统和方法。实施例识别时钟偏移的关键来源，严格控制时钟的时序并将该时序构建到总体时钟分布网络和集成电路设计中。所公开的实施例将时钟分布网络(CDN)，即时钟发生电路、接线、缓冲和寄存器，与逻辑的其余部分分离，以改进时钟树设计并减小面积占用。在一个实施例中，CDN被分离到3D集成电路(31)的单独的层(34)，并且CDN经由高密度层间通孔(13)而被连接到(多个)逻辑层。实施例对于具有单片式3D集成电路的实施方式尤其有利。

【技术实现步骤摘要】
【国外来华专利技术】

【技术保护点】
一种开发用于集成电路的时钟分布网络的方法(100)，步骤包括：捕捉时钟偏移的来源，所述来源包括时钟汇点之间的时序失配；合成(102)集成电路与所述时钟偏移的来源的高级行为描述，以产生包括时钟分布网络和组合逻辑的2D布局；将所述时钟分布网络与所述组合逻辑分离(104)，并且将所述时钟分布网络设置在所述集成电路的第一区域；以及对所述第一区域的所述组合逻辑进行布图规划(106)。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：K·萨马迪，S·A·潘，J·谢，Y·杜，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US