本发明专利技术描述一种方法，所述方法用于允许电子设计、检验及优化工具实施非常有效的方法而允许所述工具直接寻找出制造过程的影响，例如以识别及防止由光刻处理引起的问题。采用快速模型及图案检查来将光刻及制造感知过程集成于ＥＤＡ工具（例如布线器）内。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术针对一种用于集成电路设计的热点检测、用于实施集成电路设计的布局及 用于集成电路设计的放置、布线及检验的较有效方法。
技术介绍
半导体集成电路(IC)具有通过在硅晶片的各种区域上形成不同材料及不同几何 形状层制作的大量电子组件，例如晶体管、逻辑门、二极管、导线等。集成电路的各种组件最初由其功能性操作及相关输入及输出界定。根据HDL或其 它高层级描述，实际逻辑单元实施方案通常通过逻辑综合确定，所述逻辑综合将所述电路 的功能性描述转换成具体电路实施方案。集成电路设计者可使用一组EDA应用程序来从逻辑电路设计形成物理集成电路 设计布局。所述EDA应用程序使用不同材料的几何形状来在集成电路上形成各种电组件且 将电子及电路IC组件表示为具有不同形状及大小的几何对象。在此过程期间，“放置”(即， 在所述电路布局中给出具体坐标位置)及“布线”(即，根据所述设计者的电路定义连线或 连接在一起)所述设计组件。在集成电路设计者已形成所述电路布局之后，使用一组EDA测试及分析工具对所 述集成电路布局执行检验及/或优化操作。执行这些动作，因为由于用于制造所述集成电 路的处理的光学及/或化学性质，来自设计后的IC产品的显著变化可发生在制造后的IC 产品上。举例来说，光刻过程期间的光学失真可在使用掩模图案化的特征尺寸(例如线宽 度)中引起变化。将发生物理检验以帮助识别有问题的变化的显著危险区。可使用设计优 化方法(例如OPC (光学邻近校正)及RET (分辨率增强技术)来形成更紧密地匹配所述设 计后的布局的配置的制造后的产品。设计规则检查(DRC)过程长期以来通过确保所述电路设计遵守铸造车间针对其 制造过程指定的一组详细规则及参数而用于帮助最小化制造问题。实质上，每一规则与被 检查以确定是否符合所述规则的一个或一个以上参数值相关联。所述DRC过程将检查那些 参数以产生关于是否已违反所述规则的简单“是”或“否”回答。举例来说，非常普通的规 则是检查布局中对象之间是否是最小间距。DRC处理将确定是否所有对象均满足最小间距 要求。如果所有对象均满足间距要求，则所述布局满足间距规则要求。如果任何对象比最 小间距要求更接近地间隔在一起，则将识别到规则违反。如果存在任何规则违反，则将需要 修改所述布局以校正所述规则违反。如果尚未识别到规则违反，则将所述IC设计传递到下 一设计阶段以供制造。DRC工具通常读取及操纵存储关于装置几何形状及连接性的信息的设计数据库。 由于符合设计规则通常构成所述设计的一个阶段与下一阶段之间的选通因素，因此通常在 设计演进期间多次执行DRC工具且其对工程的关键路径做出显著贡献。因此，减少DRC工 具执行时间对减少总体设计循环次数做出主要贡献。另外，DRC规则通常含有比任一特定设 计或设计的一部分所需的设计限制更具限制性的设计限制。DRC规则通常设定在“最低公分母”层级以确保大多数或所有IC设计将恰当地操作。然而，某一 IC设计可能实际上需要 比其它设计更谨慎或较不谨慎的参数。由于DRC规则通常根据“所有或没有”来操作，因此 此意味着即使许多IC设计(如果制造)将出于既定目的恰当地发挥作用，其也可能使DRC 处理失败。此外，制造IC设计已不断地变得更困难，如此困难从而使得几何形状的某些2D 配置不能恰当地发挥作用，即使其满足所有DRC规则也如此。为解决此问题，可通过使用模型来检查电路设计是否存在制造引发的问题而使用 基于模型的方法来检验所述设计。如本文所使用，术语“模型”是指识别IC布局内的一个 或一个以上具体特性的一组数据及与其影响、可制造性及/或可用性有关的数据。光刻模 型是EDA工具在电子设计过程的许多阶段(例如物理设计、实施及检验)期间所使用的模 型类型的普通实例。图1图解说明一种用于在布线背景中执行基于模型的检验及优化的方法。此方法 以经预布线的设计102开始，所述经预布线的设计102具有借助布局工具形成的一组几何 电路元件/形状。接着将布线工具用于在所述布局上实施互连元件以形成经布线的设计 104。常规布线器不具有光刻问题的知识。因此，所述经布线的设计可含有一旦执行制造即 有问题的众多布局部分，且导致合格率或功能性问题。在检验/优化期间，光刻模拟装置106使用模型(例如光刻模型)来预测将从在 给定制造设施中处理所述布局并使用一组给定处理设备及参数而产生的制造后的产品。也 可执行优化(例如RET优化)以增加可制造设计的可能性。如果识别到问题，则所述设计 可返回进行重新布线以校正所述所识别的问题。在设计完成之前，可发生此过程的众多重 复。如本文所使用的术语RET (光罩增强技术)包括使用光学邻近校正(OPC)、次分辨率辅 助特征(SRAF)、相移掩模(PSM)等。此方法的问题在于光刻模拟及RET优化是非常资源密集的，因此对于适当结果需 要大量时间及计算资产两者。随着现代IC设计中的数据数量随时间变得越来越大，对这些 IC设计执行基于模型的检验及优化所需的资源也变得多得多。此问题因不断地改善可以不 断变小的特征大小形成IC芯片的IC制造技术而加剧，此允许将越来越大数量的晶体管放 置于相同芯片区内，因此在制造期间引起更复杂的物理及光刻影响。
技术实现思路
除其它外，为解决这些问题，本专利技术在一些实施例中提供一种方法，所述方法用于 允许EDA工具实施非常有效的方法而允许所述工具直接寻找出制造过程的影响，例如以识 别及防止由光刻处理引起的问题。采用快速模型及图案检查来将光刻及制造感知过程集成 于EDA工具(例如布线器)内。在一些实施例中，此方法避免对专门依赖于规则检查的常 规工具的刚性需求，从而避免对形成可以或可不精确地反映可发生在所述设计上的真实世 界制造问题的过度复杂规则的需要。此也避免对硬编码所述EDA工具(例如，修改布线器 软件)以明确地瞄准特定坏图案的需要，此显著减少或消除对执行此高度手工及易出错努 力的需要。此外，在一些实施例中，此方法也可用于避免使用外部工具来检验经布线的设计 并向布线器提供反馈的非常慢的过程。在此背景中，所述外部工具通常将其找到的问题称 作“热点”。附图说明图1显示借助光刻模拟的布线处理的流程。图2显示根据本专利技术的一些实施例集成到布线器流程中的快速模型及图案匹配。图3显示根据本专利技术的一些实施例通常用于芯片流程的快速模型及图案匹配。图4显示根据本专利技术的一些实施例用于实施热点分析的方法。图5、图7及图9显示根据本专利技术的一些实施例的模型建立流程。图6、图8及图10显示根据本专利技术的一些实施例用于基于模型执行分析的流程。图11到图12显示根据本专利技术的一些实施例使用图案匹配来改善布线的方法。图13显示可借以来实施本专利技术的实例计算系统的架构。具体实施例方式本方法针对用于执行布线、全芯片流程及“热点”检测的经改善的方法、系统及计 算机可读媒体。如本文所使用，术语“热点”是指设计布局的被识别为对应于(例如)可能 由光刻、化学金属抛光(CMP)、蚀刻、应变、关键区分析或其任一组合引起的制造相关问题的 一部分。本专利技术的一些实施例通过形成及存取坏图案库利用图案匹配来检测热点并提供光 刻感知布线及芯片设计。根据一些实施例，术语“坏图案”是指因(例如)光刻、CMP、应变、 关键区分析及其它制造相关问本文档来自技高网...
【技术保护点】
一种用于对电子设计进行布线的系统，其包含：计算机可读媒体，其包含将经历布线的电子设计的布局的副本；模型，其与制造所述电子设计的制造过程有关，其中所述模型包含图案数据库；及布线器，其用以为所述布局实施布线，所述布线器具有用于使用所述图案数据库执行图案匹配的集成模块。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：亚惜·赖，
申请(专利权)人：益华公司，
类型：发明
国别省市：US
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