用于光刻操作的间隔件双重图案化制造技术

本申请涉及用于光刻操作的间隔件双重图案化。本发明专利技术揭示半导体装置制作及布局产生的系统及方法。实例性方法包含以下过程：沉积第一材料层并图案化所述层以形成初始图案，其中所述初始图案使用单个曝光来界定布局元件的关键特征；在衬底上的第一图案上方沉积间隔件材料并蚀刻所述间隔件材料，使得所述间隔件材料从所述衬底及所述第一图案的水平表面被移除但仍保持在邻近于所述第一图案的垂直表面处；从所述衬底移除所述初始图案而留下间隔件图案中的所述间隔件材料；用最终材料填充所述间隔件图案；及修整所述经填充图案以移除所述最终材料的超过所述布局元件的尺寸的部分。

【技术实现步骤摘要】

本专利技术涉及装置制造，且更特定来说，一些实施例涉及半导体装置光刻技术。
技术介绍
通常通过将多个装置及其互连件图案化到例如半导体晶片等衬底上来形成集成电路或IC。此过程通常以用于将构成IC的(一个或多个)电路的设计开始。举例来说，通常使用例如Verilog 、RTM 或VHSic硬件描述语言(VHDL)等硬件描述语言(HDL)来采用自顶向下设计方法。通过使用HDL，设计者通过以分级方式界定集成电路的功能组件来形成所述电路。依据HDL或其它高级描述，可通过逻辑合成来确定实际逻辑单元实施方案，所述逻辑合成将电路的功能描述转换成具体电路实施方案。接着将逻辑单元指派给装置布局中的物理位置且界定其互连。有时将此称为布局和布线。设计者所使用的放置和布线工具通常接受已由逻辑合成过程产生的经平面化网表作为其输入。此经平面化网表从目标标准单元库中识别特定逻辑单元实例且描述特定单元到单元连接性。通过应用物理设计过程，对网表文件的逻辑单元进行放置和布线，从而产生布局文件。接着，可在将共同地形成构成集成电路的组件的装置的一连串层中将此布局转移或施加到半导体衬底。将在所述衬底上图案化此类层的过程称为光刻。在光刻期间，使用由布局文件形成的一连串光掩模将所述布局逐层地转移到所述衬底上。存在不同类型的光掩模，包含二元玻璃上铬、衰减相移掩模(attPSM)及交替相移掩模(altPSM)。光掩模或更简单地掩模提供其相关联集成电路层或一层的若干部分的物理几何结构的图像。使光穿过由掩模元件界定的透明区段将相关联层的布局图案转移到晶片上。使光图案穿过成像透镜系统且使其以所需大小聚焦于晶片表面上。典型的光刻系统使用UV光能量将掩模图案投射到晶片表面上。经投射的光图案与晶片上的光敏涂层(且依据所使用的涂层)相互作用；其可经固化或经再现以易于由于曝光而移除。因此，可使用将掩模图案投射到涂层上来将所述图案转移到晶片。随着对在较小封装中提供较大功能性的不断需要以及较复杂芯片上系统及混合信号设计的进化，IC特征几何结构正被驱动为越来越小的尺寸。此外，特征尺寸的缩减可导致可从给定晶片获得的芯片的数目的增加。然而，将不断变小的特征的准确图像投射到晶片上的能力受到所使用光的波长及透镜系统从经照明掩模捕获足够衍射级的能力的限制。投射系统可印刷的最小特征大小可由下式近似 F = k1*λ/NA其中F是最小特征大小，kl是过程相关因素的系数，λ是所使用光的波长且Na是从晶片所看到的透镜的数值孔径。使用当前可用的曝光工具，kl限制于0.25(针对单个曝光)。借助使用波长为248nm到193nm的深紫外(DUV)光的光刻过程，可实现约50nm的最小特征大小。因此，常规光学光刻技术的分辨率限度不断受到次波长或低kl、关键IC特征几何结构的尺寸的挑战。不仅关键尺寸特征几何结构的大小根据穆尔定律(Moore' s Law)预测或甚至比穆尔定律预测更快地减小，而且这些特征几何结构的已经很大的数目正在以显著的速率增长。此外，由于通过掩模级的分辨率增强技术减轻光学接近效应失真的必要性，总体多边形图计数正在猛涨。这些关键特征几何结构也因非线性成像的严格性及灵敏性而被更精确地图案化。次波长或低kl应用因高度非线性成像行为而需要极高程度的精确度，所述行为通常以大因数且以非直观方式放大掩模误差。对于处于193nm波长下的当前光刻技术，光的光学特性正影响减小特征大小的能力。一种增加分辨率的方法是移动到更小的光波长。举例来说，一些方法已移动到在约 13. 5nm极UV范围中的光。然而，此类趋势已由于若干原因而证明是困难的且设计者已移动到非光刻增强以增加图案密度。目前用来增强特征密度的一类技术称作双重图案化或多重图案化。存在数种类型的在使用的双重图案化，四种最常见的是双重曝光、间隔件掩模、异质掩模及中间图案积累。图1是图解说明间隔件或自对准双重图案化的一个实例的图示。现在参照图1，在过程 100的第一部分中，在包括一个或一个以上硬掩模层15的衬底上方铺设牺牲层10，又将所述衬底沉积于将要图案化的实际层20上方。牺牲层10通常由多晶硅制成。接下来，如101处所图解说明，在晶片上方沉积例如氮化硅或氧化硅的间隔件材料25。101处还图解说明图案化光致抗蚀剂30以保护选定位置中的间隔件材料。因此，使用另一掩模层在所需位置处施加光致抗蚀剂30的图案。如102处所图解说明，各向异性地蚀刻间隔件材料25，从而优先地移除水平表面上的间隔件材料。因此，剩余的是103中所图解说明的结构，牺牲层10已被蚀刻掉。在执行后续蚀刻过程之后，将间隔件图案转移或蚀刻到下伏层20，如104处所图解说明。图2是图解说明用来制成所图解说明的特征的自对准双重图案化过程及掩模的俯视图的图示。图2显示由牺牲层10及掩模A形成的图案12、在间隔件蚀刻之后由间隔件 35形成的图案14及由特征掩模B形成的逻辑装置16的组件。参照图1，注意掩模B对应于光致抗蚀剂30的图案化。再次参照图2，如此图所图解说明，一旦移除多晶硅线12，剩余的便是间隔件线14 且约使密度加倍。为移除每一对间隔件线14之间的短路50，使用第三掩模层掩模C来移除使剩余迹线线短路的不想要的间隔件部分，如虚线45所图解说明。如图1及2中所提供的实例所图解说明，对于牺牲层10的每一特征线12，过程产生两个线14，借此使密度加倍。
技术实现思路
根据本专利技术的各种实施例，提供半导体装置及制造方法。在一个实施例中，一种在半导体装置制作期间图案化布局元件的方法包含沉积第一材料层并图案化所述层以形成初始图案，其中所述初始图案使用单个曝光来界定所述布局元件的关键特征；在衬底上的第一图案上方沉积间隔件材料并蚀刻所述间隔件材料，使得所述间隔件材料仍保持在邻近于所述第一图案处但从所述衬底的其它区域被移除；从所述衬底移除所述初始图案而留下间隔件图案中的所述间隔件材料；用最终材料填充所述间隔件图案；及修整所述经填充图案以移除所述最终材料的超过所述布局元件的尺寸的部分。在进一步实施例中，所述方法包含在修整所述经填充图案之后移除剩余间隔件材料。在一个实施例中，使用包含以下步骤的过程来确定所述初始图案选择第一及第二布局元件；界定经重新确定大小的第一元件的外形的数据表示；及组合所述第一元件的所述外形的所述数据表示与所述第二元件的数据表示以得出所述初始图案的数据表示。在进一步实施例中，组合所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示包含对所述第一元件的所述外形的所述数据表示与所述第二元件的所述数据表示进行逻辑“或”运算，且界定经重新确定大小的第一元件的外形的数据表示包含重新确定所述第一布局元件的大小、选择经重新确定大小的数据元件的外形及界定所述外形的数据表示。另外，重新确定所述第一布局元件的大小包含在每一尺寸上以两个间隔件宽度来重新确定所述第一布局元件的大小。在另一实施例中，确定所述初始图案包含选择第一及第二布局元件；重新确定所述第一布局元件的大小并界定所述经重新确定大小的第一元件的数据表示；及组合所述经重新确定大小的第一元件的所述数据表示与所述第二元件的数据表示；及组合所述第一元件的数据表示与所述经重新确定大小的第一元件及所述第二元件的数据表示的所述组合以得出所述初始图案的表示。本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：克里斯托夫·皮埃拉，
申请(专利权)人：益华公司，
类型：发明
国别省市：