【技术实现步骤摘要】
本主题一般地涉及半导体制造，并且更具体地，涉及利用电子设计自动化工具制造小型电路几何结构。
技术介绍
在半导体制造工艺中，光刻胶图案的分辨度在大约45纳米(nm)的半节距处开始变得模糊。为了继续利用为较大技术节点而购买的制造设备，已经开发出双曝光(doubleexposure)方法。双曝光涉及利用衬底相同层上连续的两个不同掩模在该衬底的单层上形成图案。利用第一掩模形成一套第一图案。定位第二掩模中的图案，以便形成插入在第一掩模形成的第一图案之间的第二图案。结果是，能够减少结合的图案中的最小线间距，而保持较好的 分辨率。在被称作双偶极子光刻(double dipole lithography, DDL)的方法中，待被形成在层上的图案被分解，并且形成在只具有水平线的第一掩模上，以及只具有垂直线的第二掩模上。据称该第一和第二掩模具有一维(I-D)图案，能够利用现有平版印刷工具印制该图案。利用两个掩模的另一双曝光形式被称为双图案化技术(DPT)。与DDL的1_D法不同，有些情况下，DPT在相同掩模上允许由垂直部分和水平部分形成的顶点(角)。因此，在总IC布局方面，DPT ...
【技术保护点】
【技术特征摘要】
2011.03.11 US 13/045,8391.一种方法，包括 利用布局布线电子设计自动化(EDA)工具执行布局布线操作，以形成将被用于形成半导体器件的电路图案的光掩模的最初布局，所述布局布线操作通过多个单图案化间隔件技术(SPST)布线规则规范； 利用所述布局布线EDA工具中的RC提取工具模拟虚拟导电填充图案，以预测将要被添加至所述光掩模的所述最初布局中的虚拟导电填充图案的位置和尺寸；以及 在所述布局布线EDA工具中执行所述电路图案的RC时序分析，基于所述最初布局和所述模拟的虚拟导电填充图案，执行所述RC时序分析。2.根据权利要求I所述的方法，其中所述SPST布线规则使得第一路径和第二路径交替布置，并且沿着所述第一路径和所述第二路径相应地布置第一图案和第二图案，以便所述第一图案包括在所述光掩模中，所述第二图案被排除在所述光掩模之外，但被限定在间隔件之间，形成的所述间隔件与利用所述光掩模的所述第一图案形成的所述电路图案相邻，其中所述SPST布线规则将所述第一图案之间的端对端间距限制为 所述间隔件宽度的两倍，或 大于或等于两倍的所述间隔件宽度加上虚拟导电填充图案的最小允许长度的总和。3.根据权利要求2所述的方法，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直于所述第一图案之一延伸并与其邻接，用于形成垂直间隔件以限定所述第二图案之一的端部，沿着与所述第一图案之一平行的方向测量所述最小长度，其中所述SPST布线规则将所述第二图案之间的端对端间距限制为 两倍的所述间隔件宽度加上所述垂直虚拟导电图案的最小长度的总和，或 大于或等于四倍的所述间隔件宽度加上两倍的所述垂直虚拟导电图案最小长度再加上虚拟导电填充图案的最小允许长度的总和，其中所述SPST布线规则将所述第二图案之一的端部和所述第一图案之一中的转弯部分之间的端点对转弯部分间距限制为 间隔件的宽度，或 大于或等于三倍的间隔件宽度加上垂直虚拟导电图案的最小长度再加上虚拟导电填充图案的最小允许长度的总和。4.根据权利要求2所述的方法，其中所述方法进一步包括向包括第一数据的所述RC提取工具输入蚀刻表，所述第一数据用于模拟两个所述第二图案的纵向位置之间的所述第一图案之一的第一部分的第一边缘偏移；以及输入用于设置两个所述第二图案的纵向位置之间的所述第一图案之一的第二部分的设计规则，其中所述第一数据和所述第二数据互不相同，其中所述SPST布线规则限制垂直虚拟导电图案的最小长度，所述垂直虚拟导电图案垂直所述第一图案之一并与其邻接，用于形成垂直间隔件，以限定所述第二图案之一的端部；以及 所述垂直虚拟导电图案的宽度以所述间隔件的宽度为基础，其中所述垂直虚拟导电图案的宽度是所述间隔件宽度的一半。5.根据权利要求2所述的方法，进一步包括 将所述虚拟导电填充图案插入在所述最初布局中；并且然后 根据其中插入有所述虚拟导电图案的所述布局形成所述光掩模，进一步包括 利用所述光掩模的...
【专利技术属性】
技术研发人员：黄正仪，赵孝蜀，郑仪侃，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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