用于延迟锁定环重锁定模式的系统和方法技术方案

本发明专利技术的名称为用于延迟锁定环重锁定模式的系统和方法。本发明专利技术的实施例描述一种存储器装置，其中包括延迟线以及耦合到延迟线的反馈电路。反馈电路具有调整延迟间隔的能力，延迟间隔则被锁定到延迟线。在锁定延迟间隔之后，切断反馈电路，以便降低功率消耗。反馈电路定期接通，以便调整和锁定延迟间隔。

【技术实现步骤摘要】

本专利技术的一个或多个实施例涉及存储器(memory)装置的领域，并且更具体来说， 涉及用于控制动态随机存取存储器(DRAM)装置中的延迟锁定环(DLL)的系统和方法。
技术介绍
在高性能数字系统中，各种电子装置之间的定时同步是用于保持系统性能的一个 重要设计标准。例如，存储器装置的输出必须与系统时钟同步，以便防止影响整体系统性能 的操作误差和延迟。存储器装置、具体来说是动态随机存取存储器(DRAM)装置实现延迟锁定环 (DLL)，它使DRAM输出与系统时钟同步。DLL监测DRAM装置所接收的系统时钟信号，并且使 其输出时钟信号与系统时钟信号同步，以便确保从DRAM装置输出的数据与系统时钟同步。 DLL通常包括反馈环，它监测通常是系统时钟的输入时钟信号，并且将其输出时钟信号调整 为与输入时钟信号同相。对于DRAM，DLL有助于控制读返回定时和片上终止(on-dietermination，0DT)操 作。因此，DLL改进总线周转时间(bus turnaroundtime)和整体系统性能。但是，在DRAM 操作期间，DLL不断接收功率，以便保持DRAM输出与系统时钟之间的同步。因此，DLL通过 还要求恒功率以保持数据内容的DRAM而造成大量功率消耗(Thus，theDLL contributes to the extensive power consumption by the DRAM thatalso requires constant power to maintain data content)。存储器开发人员可实现DLL关闭模式(DLL-off mode)以绕过 (bypass)整个DLL，以便节省功率，但是这会导致读返回定时与0DT之间的异步定时。
技术实现思路
本专利技术提供了一种存储器装置，包括延迟锁定环(DLL)电路，包括接收输入时 钟信号以及生成输出时钟信号的延迟线；以及耦合到所述延迟线的反馈电路，其中，所述反 馈电路将调整延迟间隔，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟 相位对齐，并且其中所述延迟间隔将锁定到所述延迟线；以及其中，所述反馈电路将在所述 延迟间隔锁定到所述延迟线之后切断，并且其中所述反馈电路将根据锁定的延迟间隔定期 接通，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位重新对齐。本专利技术还提供了一种系统，包括存储器装置，其中包括延迟锁定环(DLL)电路， 所述延迟锁定环电路包括接收输入时钟信号以及生成输出时钟信号的延迟线；以及耦合 到所述延迟线的反馈电路，其中，所述反馈电路将调整延迟间隔，以便将所述输出时钟信号 的时钟相位与所述输入时钟信号的时钟相位对齐，并且其中所述延迟间隔将锁定到所述延 迟线；以及耦合到所述DLL电路的存储控制器，其中所述存储控制器将在所述延迟间隔锁 定到所述延迟线之后切断所述反馈电路，并且其中所述存储控制器将根据锁定的延迟间隔 定期接通所述反馈电路，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟 相位重新对齐。本专利技术还提供了一种控制存储器装置的方法，包括由反馈电路调整延迟间隔，以 便将输出时钟信号的时钟相位与输入时钟信号的时钟相位对齐，其中所述反馈电路耦合到 延迟线，并且所述延迟线接收所述输入时钟信号并生成所述输出时钟信号；将所述延迟间 隔锁定到所述延迟线；在锁定所述延迟间隔之后对所述反馈电路断电；以及以周期间隔对 所述反馈电路加电，以便使用锁定到所述延迟线的所述延迟间隔将所述输出时钟信号的时 钟相位与所述输入时钟信号的时钟相位对齐。附图说明图1是示出包括根据本专利技术的一个实施例的延迟锁定环的系统的框图。图2是示出根据本专利技术的一个实施例的延迟锁定环的框图。图3是示出根据本专利技术的一个实施例的存储器模块的状态转换的简化状态图。图4是示出其中可使用本专利技术的一个实施例的处理系统的框图。具体实施例方式在以下描述中提出许多具体细节，以便提供对本专利技术的一个或多个实施例的透彻 了解。在其它情况下，没有特别详细描述众所周知的存储器装置功能性和特征，以免不必要 地使本具体实施方式难于理解。本专利技术的实施例包括存储器装置，其中包含延迟锁定环(DLL)电路。DLL电路包 括延迟线，以便接收输入时钟信号以及生成输出时钟信号。反馈电路耦合到延迟线。反馈 电路具有调整延迟间隔以便将输出时钟信号的时钟相位与输入时钟信号的时钟相位对齐 的能力。延迟间隔将锁定到(lock onto)延迟线。一旦锁定延迟间隔，则反馈电路将切断 (switch off)。通过切断反馈电路并且使延迟线保持为接通，功率消耗降低，而没有影响输 入和输出时钟信号的同步。随后，反馈电路将定期接通，以便根据先前锁定的延迟间隔将输 出时钟信号的时钟相位与输入时钟信号对齐。通过定期接通反馈电路，DLL电路防止输入 与输出时钟信号之间的相位偏移。图1示出用于控制存储器模块的系统。在本专利技术的一个实施例中，系统包括耦合 到存储器模块200的存储控制器120。存储器模块200包括耦合到存储控制器120的延迟锁 定环(DLL) 220。在本专利技术的一个实施例中，存储器模块200是动态随机存取存储器(DRAM) 模块。在一个具体实施例中，存储器模块200是双倍数据速率(DDR) DRAM模块，例如但不限 于 DDR3 DRAM 或 DDR4 DRAM。图2示出根据本专利技术的一个实施例的DLL 220 DLL 220耦合到时钟输入块(clock input pad) 410和数据输出块(data output pad) 420 在一个实施例中，时钟输入块410 耦合到系统时钟块(未示出)，以便接收系统时钟信号。在一个实施例中，数据输出420耦 合到数据选通(strobe) (DQS)块(未示出)。DLL 220包括耦合到时钟输入块410和数据输出块420的延迟线310。在一个实 施例中，延迟线310包括接收输入时钟信号的输入端311以及生成输出时钟信号的输出端 312。在一个实施例中，延迟线310是数字控制可变延迟线。在一个实施例中，输入时钟缓 冲器411耦合在时钟输入块410与延迟线310的输入端311之间。输入时钟缓冲器411接 收来自时钟输入块410的系统时钟信号，并且对延迟线310生成输入时钟信号。另外，数据5输出缓冲器421耦合在延迟线310的输出端312与数据输出块420之间。在一个实施例中，DLL 220还包括耦合到延迟线310的反馈电路340。反馈电路 340具有调整延迟间隔的能力，用于将延迟线310所生成的输出时钟信号的时钟相位与延 迟线310所接收的输入时钟信号的时钟相位对齐。延迟间隔则锁定到延迟线310。在本发 明的一个实施例中，反馈电路340包括耦合到延迟线310的相位检测器341。在一个实施 例中，相位检测器341耦合到延迟线310的输入端311和输出端312，以便检测输入端311 的输入时钟信号与输出端312的输出时钟信号之间的相位差。然后，相位检测器按照输入 时钟信号与输出时钟信号之间的相位差来生成相位输出信号。在一个实施例中，延迟复制 (delay replica) 342耦合在相位检测器341与延迟线310的输出端312之间。在一个实施例中，反馈电路340还包括耦合本文档来自技高网...

【技术保护点】
一种存储器装置，包括：延迟锁定环（ＤＬＬ）电路，包括：接收输入时钟信号以及生成输出时钟信号的延迟线；以及耦合到所述延迟线的反馈电路，其中，所述反馈电路将调整延迟间隔，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位对齐，并且其中所述延迟间隔将锁定到所述延迟线；以及其中，所述反馈电路将在所述延迟间隔锁定到所述延迟线之后切断，并且其中所述反馈电路将根据锁定的延迟间隔定期接通，以便将所述输出时钟信号的时钟相位与所述输入时钟信号的时钟相位重新对齐。

【技术特征摘要】
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【专利技术属性】
技术研发人员：HC庄，M艾伦，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]