用于减小同步电路中的振荡的方法及设备技术

本发明专利技术描述控制信号振荡滤波电路、延迟锁定环路、时钟同步方法及装置以及并入有控制信号振荡滤波电路的系统。振荡滤波电路包含经配置以对振荡进行滤波的第一振荡滤波器及经配置以对相位检测器的输出进行平均滤波并响应于所述平均滤波向可调整延迟线产生控制信号的择多滤波器。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及存储器装置，且更特定来说涉及适于与共用外部时钟信号同 步接收输入数据及提供输出数据的存储器装置。
技术介绍

技术介绍
:包含存储器及处理器并与外部时钟信号同步操作的集成电路通常产生 一种用于选通逻辑的脉动性质且用于为同步步骤分级的内部时钟信号。由于与连续的 传播层级相关联的固有等待时间，与外部时钟信号相比，所述内部时钟信号可发生延 迟。这一延迟可致使装置在高频率操作期间性能劣化。例如，在以高频率操作期间， 存取时间(即，在接收到外部时钟信号后输出数据所需要的时间)可变得比从所接收 的外部时钟信号产生内部时钟信号所需要的时间更长。已研究出若干方法来减小较高频率下的存储器装置的性能劣化，其中一种方法包 含使内部时钟信号与外部时钟信号同步。 一种同步实施方案包含用作内部时钟信号产生器的延迟锁定环路(DLL) 。 DLL使用一种由一连串可连接延迟元件组成的可调整 延迟线。使用数字信息来将特定数目的延迟元件包含在延迟线内或将其排除在外。在 常规DLL中，时钟输入缓冲器接受时钟输入信号并将所述信号传输到延迟元件的一 个或一个以上延迟线。延迟路径的延迟从最小设定值增大，直到经延迟参考时钟的边 缘最终经时移以刚好超过参考时钟的下一对应边缘。作为常规DLL的一个元件，数 字相位检测器控制延迟线传播延迟以使得经延迟时钟保持与外部或参考时钟同步。常规DLL会遭受许多缺陷。外部时钟信号易受到噪声干扰影响，所述噪声干扰 可致使外部时钟信号在期望频率附近振荡。此振荡致使DLL跟踪所述振荡信号，此 导致延长的时间周期来建立足够的稳定性，所述足够的稳定性供DLL断定引导内部 电路的"锁定"信号以依赖于内部时钟来实现与外部电路同步。振荡可由外部时钟抖 动、相位检测电路噪声干扰及工艺-电压-温度(PVT)偏差而引起。DLL电路中的振 荡引起向DLL延迟线的额外移位，从而消耗掉额外的不必要功率，从而导致需要较 长持续时间来建立"锁定"状态。因此，存在改善DLL的性能并克服(或至少减少)上述问题中的一者或一者以 上的需要
技术实现思路
本专利技术揭示内容涉及一种包含经设计以减少DLL电路中的振荡的滤波器的高 速、低功率延迟锁定环路(DLL)。高速、低功率数字外围设计要求良好控制及稳定 的DLL功能以防止DLL电路由于输入时钟(例如，外部时钟)抖动、相位检测电路 噪声干扰以及由工艺-电压-温度(PVT)差异所引起的偏差而发生振荡。DLL电路中 的振荡可导致向DLL延迟线的额外移位、消耗掉额外的不必要功率且进一步致使延 缓到达DLL锁定状态。本专利技术的各种代表性实施例经设计以通过提早检测振荡并取消或阻尼移位振荡 来减少DLL振荡。在本专利技术一个实施例中，通过检测指定DLL电路中延迟线的相反 移位方向的不同延迟线控制信号来实现对延迟线控制信号振荡的取消。在一个具体实 施例中，通过从相位检测器直接监视延迟线控制信号来检测所述不同延迟线控制信 号。在另一实施例中，在DLL电路中的择多滤波之后检测所述不同延迟线控制信号。 在又一实施例中，对来自相位检测器及来自所述择多滤波器的延迟线控制信号进行调 节或滤波以使得对延迟线的振荡最小化。通常，将当前延迟线控制信号(例如，左移 位或右移位)与先前缓冲的控制信号作比较。可缓冲若干先前控制信号以供与当前控 制信号进行比较及分析，然而，缓冲及比较多个控制信号会增加响应时间。附图说明以下图式中图解说明当前视为实施本专利技术的最佳模式，图式中图1是根据本专利技术实施例的电子系统的系统图2是根据本专利技术实施例包含用于对外部输入时钟信号的振荡进行滤波的DLL 的存储器装置的方块图3是图解说明根据本专利技术实施例用于对外部时钟信号的振荡进行滤波的振荡 滤波过程的状态图4是根据本专利技术另一实施例包含用于对外部输入时钟信号的振荡进行滤波的 DLL的存储器装置的方块图5是根据本专利技术又一实施例包含用于对外部输入时钟信号的振荡进行滤波的 DLL的存储器装置的方块图；且图6图解说明根据本专利技术实施例包含一个或一个以上装置的半导体晶片，所述装 置包含其中具有DLL的存储器装置。具体实施例方式DLL电路可应用于各种电子电路及系统，其一实例为同步存储器系统。在同步 存储器系统中，例如在动态随机存取存储器系统中，数据输出锁存选通脉冲或时钟应 被锁定或应与外部时钟维持一固定关系以获得高速性能。时钟存取及输出保持时间由 内部电路的延迟时间来确定。参照图1，图中提供例示性电子系统10 (例如计算机系统)'的简化方块图。电子系统10包含耦合到主机总线'14的处理器12。存储器控制 器16耦合到主机总线14及存储器装置18两者。主机桥接器20将主机总线14耦合 到1/0总线22 (例如，外围组件互连(PCI)总线)。将一个或一个以上输入装置24 耦合到I/0总线22。类似地，将一个或一个以上输出装置26耦合到I/0总线22。处理器12通过存储器控制器16与存储器装置18通信。存储器控制器16向存储 器装置18提供存储器地址及逻辑信号以表征期望的存储器事务。在所图解说明的实 施例中，存储器装置18是一种诸如同步动态随机存取存储器(SDRAM)的同步存储 器装置。虽然已参照SDRAM描述了本专利技术，但其应用并不限于此。鉴于本文揭示内 容，本专利技术可适于与其它类型的存储器装置(未显示) 一起使用。图2、图4及图5图解说明根据本专利技术各种例示性实施例的存储器装置18的各 种实施例的简化方块图。图2、图4及图5的各种实施例图解说明一个或一个以上振 荡滤波器在同步电路(例如存储器装置)的DLL内的各种布局。参照图2的代表性实施例，存储器装置18包含用于在其中存储可寻址数据的存 储器核心或存储器阵列28。存储器阵列28可进一步包含用于对向数据输出锁存器30 的数据递送进行分级的管线或缓冲器。管线操作元件可代表与同步存储器技术相一致 的装置特性延迟。所属
的技术人员可了解对同步存储器中的数据的分级及管 线操作，且因此本文中将不再对其进一步描述。存储器装置18进一步包含DLL 32。 DLL 32经实施以预测存储器装置IS内的时 钟信号的环路延迟且用于将所述时钟信号提供给数据输入锁存器30。 DLL 32包含用 于接收外部时钟信号XCLK的时钟输入路径34。所述外部时钟信号XCLK可来源于 存储器控制器16 (图1)或可由电子系统10 (图1)的时钟产生器(未显示)独立地 产生。所述外部时钟信号XCLK可实施为单端信号或实施为差分信号XCLK与 XCLKF。所述外部时钟信号XCLK耦合到时钟缓冲器36的一个输入。DLL 32进一步包含延迟线42，延迟线42用于从时钟输入路径34的时钟缓冲器 36的输出接收信号DLLREF且用于产生延迟线输出信号DLLOUT (延迟锁定环路输 出)。延迟线42经配置以通过插入或绕过延迟线42内的传播延迟元件对环路延迟作 出调整。所属
的技术人员应了解，延迟线42将期望的延迟插入到存储器装 置的时钟环路中以使得延迟线42所延迟的内部时钟产生与外部时钟信号XCLK同步 的数据输出。延迟线42与相位检测器46联合操作，从而可产生基于输入信号差异的若干输出 (例如，左移位SL、右移位SR及时钟CLK)。当相位检测器46处的输入信号之间 的差本文档来自技高网...

【技术保护点】
一种滤波器电路，其包括：　第一振荡滤波器，其包含用于接收左移位与右移位命令的振荡滤波器输入信号及用于输出经振荡滤波控制信号的振荡滤波器输出信号，所述第一振荡滤波器包含输出左移位命令状态、输出右移位命令状态及所述两种状态之间的至少一个无 输出状态，且进一步经配置以在接收到所述左移位命令时向所述输出左移位命令状态转变，并在接收到所述右移位命令时向所述输出右移位命令状态转变；　择多滤波器，其包含用于接收左移位与右移位命令的择多滤波器输入信号及用于输出经择多滤波控制信号的择 多滤波器输出信号，所述择多滤波器经配置以在累积最小数量的输出右移位命令及输出左移位命令时输出每一相应命令来作为所述择多滤波器控制信号；及　其中所述第一振荡滤波器与所述择多滤波器串联耦合在一起，其中一者的输出耦合到另一者的输入。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：马炎涛，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]