延迟锁定环制造技术

本发明专利技术公开了一种延迟锁定环，所述延迟锁定环包括：延迟量设置单元，被配置为设置外部时钟信号的延迟量；粗略延迟单元，被配置为基于第一单位持续时间，将所述外部时钟信号初次延迟所设置的所述延迟量，所述第一单位持续时间是所述粗略延迟单元的单位延迟量；以及精细延迟单元，被配置为基于第二单位持续时间，对所述经初次延迟的时钟信号进行精细的二次延迟，所述第二单位持续时间是所述精细延迟单元的单位延迟量，并且所述第二单位持续时间比所述第一单位持续时间小。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及在半导体集成电路中使用的延迟锁定环(DLL)。
技术介绍
诸如各种逻辑运算器件、CPU和存储器件的半导体集成电路包括处理数据的逻辑电路。为了正常地处理数据，半导体集成电路的逻辑电路可以与从振荡器输出的基准信号同步地操作。在此，半导体集成电路可以包括延迟锁定环，所述延迟锁定环使从振荡器输出的时钟信号与逻辑电路的工作时钟同步。通常的延迟锁定环包括延迟线，所述延迟线具有串联耦合的多个单位延迟单元。 随着延迟锁定环的延迟范围的增大，延迟线变长。换言之，串联耦合的单位延迟单元的数量与延迟锁定环的延迟范围(即延迟量)的扩大成比例线性地增加。此外，延迟锁定环可以包括选择电路，所述选择电路选择由延迟线延迟的信号中的任意一个信号。延迟范围越是扩大，选择电路的输入通道就越多。换言之，随着延迟范围的扩大，选择电路变得复杂化。因此，上述延迟锁定环在扩大延迟范围方面存在困难，其电路结构的复杂度与延迟范围的大小成比例。另外，随着延迟范围的扩大，延迟锁定环可能占用更大的面积，导致难以进行半导体集成电路的电路布图。
技术实现思路
本专利技术的示例性实施例涉及一种便于扩大延迟范围的延迟锁定本文档来自技高网...

【技术保护点】
１．一种延迟锁定环，包括：延迟量设置单元，所述延迟量设置单元被配置为设置外部时钟信号的延迟量；粗略延迟单元，所述粗略延迟单元被配置为基于第一单位持续时间，将所述外部时钟信号初次延迟所设置的所述延迟量，所述第一单位持续时间是所述粗略延迟单元的单位延迟量；以及精细延迟单元，所述精细延迟单元被配置为基于第二单位持续时间，对经初次延迟的所述时钟信号进行精细的二次延迟，所述第二单位持续时间是所述精细延迟单元的单位延迟量，并且所述第二单位持续时间比所述第一单位持续时间小。

【技术特征摘要】
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【专利技术属性】
技术研发人员：全仙光，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR