获得高精度时钟的电路制造技术

本实用新型专利技术涉及获得高精度时钟的电路，包括第一计数器、第二计数器、选择器、I个累加器、用于存储累加器的控制信号存储器，其中I≥2；第一计数器的输入端接高频时钟，其输出端接选择器D0端；第二计数器的输入端接高频时钟，其输出端接选择器D1端；第二计数器的分频数比第一计数器的分频数多1；I个累加器的高端和低端依次连接，且第一累加器的低端接地，最后个累加器的高端接选择器的控制端；存储器输出的I位控制信号依次送入相应累加器的控制端；选择器的输出端分别与第一、第二计数器以及I个累加器的时钟端相接。本实用新型专利技术克服了现有从高速时钟获得的低速时钟频率不精确的技术问题，本实用新型专利技术可以实现任意分频比的分频。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种时钟信号的产生电路。
技术介绍
在专用DSP、通信专用集成电路和仪器设备专用集成电路的设计过程中，经常遇到从高频时钟中获取低频时钟的问题，同时对低频时钟的占空比以及抖动等性能有一定的要求。在很多情况下，高速时钟的频率是低速时钟频率的整数倍，只要设计一个简单的分频器如超前进位计数器等就可实现高频到低频的变换。但是，有时高速时钟的频率不是低速时钟的整数倍。这种问题在专用集成电路(ASIC)的设计过程中也经常遇到。在智能手机中， GPS系统使用的时钟为16. 369MHz，而手机所用的系统时钟为^MHz。首先将16. 369MHz的晶体经过内部锁相环，进行36 (或者其它倍数的整数)倍频，得到589. 284MHz的高频时钟； 然后对这个高速时钟进行分频，产生26MHz时钟。分频系数为589.284^-26 = 22. 664769230769230769230769230769。该^MHz时钟的时钟频率受16. 369MHz的晶体的影响，二者是一个线性关系，精确度不好。如果^MHz的时钟偏离较大，则目标时钟的精度达不到要求，通过调整小数部分的值，就可以使目标时钟的精度达本文档来自技高网...

【技术保护点】
１．一种获得高精度时钟的电路，其特征在于：包括第一计数器（１）、第二计数器（２）、选择器、Ｉ个累加器、用于存储累加器的控制信号存储器，其中Ｉ≥２；所述第一计数器（１）的输入端接高频时钟ＤＣＯ，其输出端接选择器Ｄ０端；所述第二计数器（２）的输入端接高频时钟ＤＣＯ，其输出端接选择器Ｄ１端；所述第二计数器（２）的分频数比第一计数器（１）的分频数多１；所述Ｉ个累加器的高端和低端依次连接，且第一个累加器的低端接地，最后一个累加器的高端接选择器的控制端Ｓ０；所述存储器输出的Ｉ位控制信号依次送入相应累加器的控制端（Ａ１、Ａ２…、…ＡＩ）；所述选择器的输出端分别与第一计数器（１）、第二计数器（２）以及Ｉ个累加...

【技术特征摘要】

【专利技术属性】
技术研发人员：黄海生，
申请(专利权)人：陕西圣鼎科技有限公司，
类型：实用新型
国别省市：87