本发明专利技术公开了一种采用基于时间数字转换的高精度脉宽比较装置的自动频率比较电路。本发明专利技术原来的锁相环的自动频率校准装置的基础上增加DLL模块产生多个与参考时钟同频率等相位差的延迟相位时钟，同时对参考时钟及其延迟时钟计数并将所有计数器结果累加，同时对反馈时钟进行计数，通过比较参考时钟及其延迟时钟计数器累加值与反馈计数器值调整电容阵列。电路上面只需要增加DLL延迟锁相环电路，就能大幅度提高频率分辨率，能够更高精度的分辨出参考时钟和反馈时钟的频率差别，大幅度减小自动校准时间，缩短锁相环锁定时间，因而能满足现代通讯系统对锁相环频率快速切换的需求。
【技术实现步骤摘要】
本专利技术适用于通信系统，涉及一种用于射频集成电路芯片锁相环中的AFC(AutC) frequency correction)自动频率校准电路的基于时间数字转换技术的高精度脉宽比较装置。
技术介绍
目前，在现代通信系统中，射频芯片经常需要覆盖较宽的频率范围，并超出了 VCO (Voltagecontroloscillator压控振荡器)通过调节电压所能覆盖的范围，PLL锁相环 (PhaseLockLoop锁相环)为射频芯片提供本振，因此需要在较大的频率范围内均能正常锁定。如图1所示，现有的锁相环通过给VCO增加可调节的电容阵列，增大VCO频率可调节范围，在较大频率范围VCO能够锁定且维持较小的VCO灵敏度，保证系统的相位噪声不会恶化。在锁相环系统上电且VCO与Divider (分频器)稳定后，通过对参考时钟和分频器反馈时钟进行计数相同时间，通过比较两个计数器值的大小，判断此时反馈时钟频率偏高或者偏低，如果反馈时钟频率偏高则增大电容阵列值进而降低VCO输出频率，如果反馈时钟频率偏低则减小电容阵列值进而增加VCO输出频率，改变电容阵列后计数器重新开始新一轮计数。通过二进制搜索算法，找到最接近合理电容阵列配置。这样经过几次完成自动频率校准。但是，由于参考时钟频率和反馈时钟频率相差并不大，因此需要计数较长时间才能分频其频率差别，导致锁相环输出时钟达到稳定时间太长不能满足通讯系统中对时钟频率快速切换的要求。
技术实现思路
本专利技术的目的在于提供一种实现简单，可以实现频率快速自动校准的AFC(Autc) frequency correction)电路。为解决上述技术问题，本专利技术AFC(Auto frequency correction)自动频率校准电路采用的技术方案为一种基于时间数字转换的高精度脉宽比较装置，整体锁相环主要包含如下模块PFD鉴频鉴相器，根据参考时钟和反馈时钟频率和相位的差别产生给电荷泵用的充电或者放电指示信号；CP电荷泵，根据PFD鉴频鉴相器的输出进行充电或者放电； LF环路滤波器，进行电流到电压的转换，产生VCO压控振荡器104的控制电压； VCO压控振荡器，进行电压到频率的转换，产生所需要的高频时钟； 开关电容阵列，与VCO压控振荡器连接；Divider分频器，对VCO压控振荡器输出的高频时钟进行分频，产生相应的反馈时钟给 PFD鉴频鉴相器，形成反馈环路；AFC自动频率校准模块，在锁相环整体刚上电时，此时锁相环整体环路还未闭合，所述的Divider分频器输出给AFC自动频率校准模块，供其对VCO压控振荡器的开关电容阵列进行调节；DLL模块，产生多个与参考时钟同频率等相位差的延迟相位时钟并输入给AFC自动频率校准模块。所述的AFC自动频率校准模块内部对参考时钟和延迟相位时钟计数，对计数结果进行累加后和Divider分频器的时钟计数器结果进行比较，根据比较结果调节开关电容阵列配置。所述的调节开关电容阵列配置是通过二进制搜索算法找到最合适的电容阵列配置的。AFC自动频率校准模块找到合适电容阵列配置后，Divider相应的反馈时钟给PFD 鉴频鉴相器，形成反馈环路，锁相环开始工作；由于采用了上述的结构，本专利技术采用延迟锁相环的基于时间数字转换的高精度脉宽比较理论，在原来的自动频率校准装置的基础上增加DLL模块产生多个与参考时钟同频率等相位差的延迟相位时钟，同时对参考时钟及其延迟时钟计数并将所有计数器结果累加，同时对反馈时钟进行计数，通过比较参考时钟及其延迟时钟计数器累加值与反馈计数器值调整电容阵列。电路上面只需要增加DLL延迟锁相环电路，就能减少参数时钟的计数周期，因此比传统的自动频率校准电路需要更少的参考时钟计数周期。大幅度提高频率分辨率，能够更高精度的分辨出参考时钟和反馈时钟的频率差别，大幅度减小自动校准时间，缩短锁相环锁定时间，因而能满足现代通讯系统对锁相环频率快速切换的需求。附图说明图1是目前现有的锁相环整体架构图。图2是VCO频率-电压曲线图。图3是采用基于时间数字转换的高精度脉宽比较装置的锁相环的示意图。图4是基于时间数字转换的高精度脉宽比较AFC频率自动校准模块示意图。图5是二进制搜索算法示意图。具体实施例方式下面结合附图对本专利技术的具体实施方式作进一步详细的描述。如图3所示，本专利技术所述的一种采用基于时间数字转换的高精度脉宽比较装置的锁相环，包括PFD (Phase Frequency Detector)鉴频鉴相器101，根据参考时钟和反馈时钟频率和相位的差别产生给电荷泵102用的充电或者放电指示信号；CP (charge bump)电荷泵102，根据PFD鉴频鉴相器101的输出进行充电或者放电； LF(Loop filter)环路滤波器103，进行电流到电压的转换，产生VCO压控振荡器104 的控制电压；VCO(Voltage control oscillator)压控振荡器104，进行电压到频率的转换，产生所需要的高频时钟；开关电容阵列105，与VCO压控振荡器104连接；为了满足现在通讯系统对比较宽频率的覆盖，且满足设计的性能VCO自身的电压调节范围并不能太大，所以设计成可调节电容阵列的架构，可通过二进制搜索算法不断逼近从而找到与所需要的时钟频率最接近的电容阵列配置。Divider分频器106，对VCO压控振荡器104输出的高频时钟进行分频，产生相应的反馈时钟给PFD鉴频鉴相器101，形成反馈环路；AFC(Auto frequency correction)自动频率校准模块107，在锁相环整体刚上电时，此时锁相环整体环路还未闭合，所述的Divider分频器106输出给AFC自动频率校准模块，供其对VCO压控振荡器104的开关电容阵列进行调节；DLL模块108，产生多个与参考时钟同频率等相位差的延迟相位时钟并输入给AFC自动频率校准模块107。所述的AFC自动频率校准模块107内部对参考时钟和延迟相位时钟计数，对计数结果进行累加后和Divider分频器106的时钟计数器结果进行比较，根据比较结果调节开关电容阵列105配置。所述的调节开关电容阵列105配置是通过二进制搜索算法找到最合适的电容阵列配置的。AFC自动频率校准模块107找到合适电容阵列配置后，Divider分频器106相应的反馈时钟给PFD鉴频鉴相器101，形成反馈环路，锁相环环路进入工作状态；本专利技术与传统的AFC自动频率校准模块结构相比增加了一个DLL模块，AFC自动频率校准模块内部对参考时钟的计数器也从只对参考时钟技术变成了同时对参考时钟和延迟时钟计数，对计数结果进行累加后和分频器时钟计数器结果进行比较，根据比较结果调节电容阵列配置，依次通过二进制搜索算法找到最合适的电容阵列配置。如图2所示，不同电容阵列配置下VCO输出时钟频率和控制电压的关系，AFC自动频率校准模块的作用就是从图中的一组F-V图中选择所需的，确保VCO锁定频率落在所选择的F-V线上。AFC自动频率校准模块的工作示意图如图4所示，采用了基于时间数字转换的多相位时钟401后，由于参考计数器同时对参考时钟的多个相位计数，需要更少的参考时钟计数周期，能显著提高分辨率，因而能够在更短的时间内区分参考时钟和分频时钟的频率快慢，因而能够在更短的时间内完成二进制搜索本文档来自技高网...
【技术保护点】
１．一种基于时间数字转换的高精度脉宽比较装置，整体锁相环主要包含如下模块：ＰＦＤ鉴频鉴相器（１０１），根据参考时钟和反馈时钟频率和相位的差别产生给电荷泵（１０２）用的充电或者放电指示信号；ＣＰ电荷泵（１０２），根据ＰＦＤ鉴频鉴相器（１０１）的输出进行充电或者放电；ＬＦ环路滤波器（１０３），进行电流到电压的转换，产生ＶＣＯ压控振荡器（１０４）的控制电压；ＶＣＯ压控振荡器（１０４），进行电压到频率的转换，产生所需要的高频时钟；开关电容阵列（１０５），与ＶＣＯ压控振荡器（１０４）连接；Ｄｉｖｉｄｅｒ分频器（１０６），对ＶＣＯ压控振荡器（１０４）输出的高频时钟进行分频，产生相应的反馈时钟给ＰＦＤ鉴频鉴相器（１０１），形成反馈环路；ＡＦＣ（Ａｕｔｏ ｆｒｅｑｕｅｎｃｙ ｃｏｒｒｅｃｔｉｏｎ）自动频率校准模块（１０７），在锁相环整体刚上电时，此时锁相环整体环路还未闭合，所述的Ｄｉｖｉｄｅｒ分频器（１０６）输出给ＡＦＣ自动频率校准模块，供其对ＶＣＯ压控振荡器（１０４）的开关电容阵列（１０５）进行调节；ＤＬＬ模块（１０８），产生多个与参考时钟同频率等相位差的延迟相位时钟并输入给ＡＦＣ自动频率校准模块（１０７）。...
【技术特征摘要】
【专利技术属性】
技术研发人员：李正平，刘松艳，邹敏瀚，黄伟朝，
申请(专利权)人：广州润芯信息技术有限公司，
类型：发明
国别省市：81
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