串行通信数据的接口结构制造技术

一种高速低功耗的串行通信数据的接口结构，摒弃了多路过采样及仲裁电路的设置，通过使用单路采样的异步与多时钟自动同步相结合的技术，由输入数据中提取原有的时钟频率信号CLK，对内容数据进行预采样；对预采样数据和系统时钟进行同步后，反馈调整时钟CLK1至单路采样模块，使对内容数据进行精确采样的结果与目标时钟CLK2完全同步，实现了时钟域异步与同步的结合，提高了效率。还在专用集成电路ASIC实现面积相似的情况下，使物理层（PHY）实现的功率消耗减低大于70%，超过了国际上现有实现架构所达的水平，减少了高速信号对ASIC芯片内部其他电路的干扰，降低芯片内部模块的布局与布线的要求，节约了能耗，也降低了生产成本。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种集成电路设计实现，特别涉及一种高速低功耗的串行通信数据的接口结构。
技术介绍
随着现代数字通信技术的飞速发展，速率在5Gbit/s以上的互联技术正得到越来越广泛的应用，如通信系统高速背板、通信系统背板间互联、局域网、通信设备间甚短距离光互联(VSR)、SATA高速传输标准、Express PCI2. 0以及USB3. 0协议等。这些互联方式往往需要高速、低功耗、廉价的集成电路支持，以达到较高的性能价格比。上述高速数字通信系统一般采用串行方式传输数据，但是并不提供专门的时钟通道，而必须从数据信号中提取出时钟信号，使其与内容数据分离。在光纤通信系统、SATA高速传输系统、Express PCI 2. 0以及USB 3. 0系统中具有类似的情况。由于高速数据接收要求响应时间快速，在如图1所示的现有高速数据接收架构中，通常使用数据传输速率频率上没有相应的频谱分量、且非归零编码(NRZI)的数据信号作为输入数据。但是该种架构中，恢复时钟的抖动较大，系统要据此获取稳定的数据必须经过多路过采样，以及仲裁电路的进行逻辑判断处理。具体地，由锁相环(PLL)产生接收架构中各模块所需的系统时钟信号；再通过延迟锁相环(DLL)产生其等延时相位的多路过采样时钟，并输出至多路过采样电路。多路过采样电路主要解决时钟与输入数据的抖动问题。一般使用四路或八路过采样，使得其接收器能够从输入数据中正确地进行数据提取。通常，针对每一路过采样时钟， 接收器从输入数据中提出一组数据，并输送到一个单独的时钟域中；再把所有提取到的多路数据，分别送到FIFO存储器等待进一步的处理。仲裁电路根据多路过采样电路所产生的多路数据输出，判断其中之一为对应系统时钟的正确数据，并将该同步数据通过数据接口向外部输出。上述现有高速数据接收架构中，系统结构复杂；采用高速时钟处理整个过采样电路时，使用的过采样路数越多，电路所消耗的能量就越多；专用集成电路(ASIC)实现所占的芯片面积越大，成本越高。这与现代数字通信的高速、低功耗、廉价的要求不相符。例如使用如此架构实现的通用USB2. 0物理层(PHY)，在高速工作时会消耗约60mA 的电流，对于一般应用问题不大，但对如集成图像感应器CIS来说是一个巨大的热源，它将严重影响图像感应器俘获的图像质量。
技术实现思路
本技术的目的是提供一种串行通信数据的接口结构，能够将接收数据与系统时钟完全同步，在专用集成电路ASIC的实现面积相近的情况下，降低高速数据恢复系统的功耗，并减少ASIC后端涉及时序收敛的难度。为了达到上述目的，本技术的技术方案是提供一种串行通信数据的接口结构，包含单路采样模块，分别与所述单路采样模块连接的时钟数据恢复模块、多时钟自动同步处理模块；所述时钟数据恢复模块接收输入数据，将其中的内容数 据和时钟频率信号CLK分离开来，并分别输出至所述单路采样模块；所述单路采样模块根据时钟频率信号CLK对内容数据进行预采样处理，并将预采样数据输出至多时钟自动同步处理模块进行同步处理；所述单路采样模块还根据所述多时钟自动同步处理模块反馈的一路调整时钟 CLKl，对所述内容数据进行精确采样。所述串行通信数据的接口结构，还包含与所述输入数据及外部的输入时钟分别连接的锁相环；所述锁相环通过锁定相位，实现所述输入时钟的倍频，得到与所述输入数据同步的、具有系统最高频率的系统时钟；所述系统时钟分别输出至所述时钟数据恢复模块、单路采样模块和多时钟自动处理模块。所述时钟数据恢复模块是根据所述系统时钟，来分离所述输入数据，得到其中的内容数据和时钟频率信号CLK ；所述时钟频率信号CLK具有与所述锁相环输出的系统时钟相同的系统最高频率。所述串行通信数据的接口结构，还包含与所述多时钟自动同步处理模块连接的数据接口模块；所述多时钟自动同步处理模块根据所述预采样数据和系统时钟进行同步处理，得到反馈至单路采样模块的所述调整时钟CLK1，还得到一路目标时钟CLK2输出至所述数据接口模块。所述多时钟自动同步处理模块分别输出的所述调整时钟CLKl与目标时钟CLK2是所述系统时钟的低速分频信号。所述单路采样模块还与所述数据接口模块连接；所述单路采样模块根据调整时钟 CLKl，获得与所述目标时钟CLK2同步的精确采样数据，并输出至所述数据接口模块。所述精确采样数据至少有一个对应系统最高时钟周期的建立时间与保持时间。所述系统最高时钟周期是所述系统时钟的周期，即所述系统最高频率的倒数。所述数据接口模块根据目标时钟CLK2，对所述单路采样模块输出的精确采样数据再次采样，得到向所述接收接口架构外部输送的输出数据。与现有技术相比，本技术所述串行通信数据的接口结构，摒弃了多路过采样及仲裁电路的设置，其优点在于本技术使用单路采样的异步技术，与多时钟自动同步相结合的技术，根据时钟数据恢复模块(CDR)输出的、由输入数据中提取出的原有时钟频率信号CLK，对内容数据进行预采样；由多时钟自动同步处理模块对预采样数据和系统时钟进行同步，并反馈调整时钟CLKl至单路采样模块，进一步对内容数据进行精确采样，获得与目标时钟CLK2完全同步的精确采样数据，实现了时钟域异步与同步的结合，提高了效率。本技术由于使用了上述时钟域异步与同步结合的技术，在专用集成电路ASIC 实现面积相似的情况下，物理层(PHY)实现的功率消耗减低大于70%，超过了国际上现有的实现架构所达的水平，又极大程度地减少高速信号对ASIC芯片内部其他电路的干扰，降低芯片内部模块的布局(FloorPlan)与布线(Route)的要求，节约了能耗，也降低了生产成本。附图说明图1是现有通用的高速数据接收架构的示意图。图2是本技术串行通信数据的接口结构的示意图。具体实施方式以下结合附图2说明本技术串行通信数据的接口结构的具体实施方式。首先，从外部接收的输入时钟通过锁相环(PLL) 10产生具有系统最高频率的系统时钟。该锁相环(PLL)IO是一个相位反馈自动控制模块，具有时钟同步和相位锁定的功能， 其通过锁定相位实现输入时钟倍频，得到与输入数据同步的所述系统时钟。同步后的系统时钟分别输出至本技术中时钟数据恢复模块(CDR)20、单路采样模块30和多时钟自动处理模块。上述输入数据还与开环的时钟数据恢复模块(⑶R) 20连接，该时钟数据恢复模块 (CDR)20根据系统时钟，把输入数据中的内容数据和时钟频率信号CLK分离开来，并分别输出至单路采样模块30。该分离出的时钟频率信号CLK具有与锁相环(PLL)IO输出的系统时钟相同的系统最高频率，但时钟频率信号CLK的相位随输入到时钟数据恢复模块(CDR) 20 的输入数据变化而变化。根据该时钟频率信号CLK，单路采样模块30对所述内容数据进行预采样，并输出预采样数据到多时钟自动同步处理模块40。根据系统时钟，所述多时钟自动同步处理模块40将接收的预采样数据进行同步处理，并反馈一路调整时钟CLKl给单路采样模块30，同时还输出一路目标时钟CLK2至数据接口模块50。该两路输出的时钟CLKl和CLK2均为多时钟自动同步处理模块40相对于所述系统时钟的低速分频信号，但调整时钟CLKl与目标时钟CLK2之间没有必然联系。所述单路采样模块本文档来自技高网...

【技术保护点】
１．一种串行通信数据的接口结构，其特征在于，包含单路采样模块（３０），分别与所述单路采样模块（３０）连接的时钟数据恢复模块（２０）、多时钟自动同步处理模块（４０）；所述时钟数据恢复模块（２０）接收输入数据，将其中的内容数据和时钟频率信号ＣＬＫ分离开来，并分别输出至所述单路采样模块（３０）；所述单路采样模块（３０）根据时钟频率信号ＣＬＫ对内容数据进行预采样处理，并将预采样数据输出至多时钟自动同步处理模块（４０）进行同步处理；所述单路采样模块（３０）还接收所述多时钟自动同步处理模块（４０）反馈输出的一路调整时钟ＣＬＫ１，对所述内容数据进行精确采样处理，并得到精确采样数据。

【技术特征摘要】

【专利技术属性】
技术研发人员：职春星，周正伟，吴钰淳，
申请(专利权)人：昆山芯视讯电子科技有限公司，
类型：实用新型
国别省市：32