一种基于FPGA和DSP的高速串行用户接口电路制造技术

本发明专利技术提供一种基于FPGA和DSP的高速串行用户接口电路，在FPGA端包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；DSP端控制逻辑模块用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序。本发明专利技术提高了FPGA和DSP的高速数据传输的可靠性和稳定性，以及数字信号处理系统的实时性。

【技术实现步骤摘要】

本专利技术属于高速数据传输接口电路
，具体涉及一种基于FPGA和DSP的高速串行(SerialRapidI/O，SRIO)用户接口电路。
技术介绍
伴随着以FPGA和DSP为代表的数字信号处理芯片的快速发展，随着FPGA和DSP运算能力和存储器资源的提高，目前典型的数字信号处理系统一般采用基于DSP信号处理平台、基于FPGA信号处理平台或者基于FPGA+DSP信号处理平台，DSP内部包含哈佛总线结构、片内存储器和流水线处理技术等硬件结构，能高速完成各种数字信号处理，FPGA以其接口种类丰富、并行执行能力强、乘加运算功能强大和可编程的特点得到了广泛应用，不过DSP的时序控制功能比较弱，而FPGA适合控制高速数据的采集和传输，再者，FPGA编程灵活且易于升级，其集成度高，只需要较少的外部硬件，目前一般将FPGA的控制能力和DSP的高速数据处理能力相结合，即基于FPGA+DSP处理平台在数字信号处理系统中有着很大的优势，一般的处理方式是对采集到的高速信号先在FPGA进行预处理，然后再传送至DSP进行最终的信号处理。对于上述的FPGA+DSP数字信号处理平台，FPGA与DSP之间的高速数据传输是关键，为了保证高速数据传输的可靠性、稳定性以及数据处理的实时性，传统的芯片间互连方式，如处理器总线、PCI总线和以太网，都难以满足芯片间互连对宽带、成本和灵活性的需求，基于此，针对嵌入式系统的需求以及传统互连方式的局限性而定制的SRIO标准，集众家所长，简化了协议流程，提高打包效率，减小管脚，降低成本，且灵活，易于扩展。除了以上SRIO底层高速接口电路外，往往在数字信号处理系统中都需要一个面向用户的用户接口电路，因为目前在FPGA中进行的预处理一般都是一些块数据处理方式，因此在FPGA接口端采用更多的是乒乓RAM结构，两块RAM的读写切换均由FPGA进行控制，此外在DSP端，SRIO读数据函数是在中断服务函数里执行的，当SRIO底层接口电路传输数据出错时，这种用户接口的设计将无法进行纠正，由此导致系统数据传输的不稳定。
技术实现思路
本专利技术的目的在于提供一种基于FPGA和DSP的高速串行用户接口电路，解决了芯片间高速串行数据传输不稳定的问题，大大提高了FPGA和DSP的高速数据传输的可靠性和稳定性，因此也大大提高了数字信号处理系统的实时性。为了解决上述技术问题，本专利技术提供一种基于FPGA和DSP的高速串行用户接口电路，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序；DSP端的两片RAM位于DSP的存储器中，用于存储DSP端读控制逻辑模块从FPGA端读取的数据。进一步，FPGA端中包括四片RAM；DSP端的两片RAM为乒乓操作；DSP端读控制逻辑模块包含主函数计数器和中断服务函数计数器；主函数计数器用于累计SRIO读数据操作的次数，中断服务函数计数器用于累计读数据中断的次数。进一步，FPGA端中的每一片RAM的存储量大小与SRIO底层模块每次传输的数据量大小相等。本专利技术与现有技术相比，其显著优点在于，(1)读写地址切换逻辑由FPGA和DSP共同控制，数据传输更可靠；(2)DSP的SRIO读数据操作在主函数里进行，中断服务函数只进行加1计数操作，提高了DSP端程序运行的可靠性；(3)开辟多片RAM用于地址切换，性能优于传统的两片乒乓RAM；(4)通过在FPGA中构建多块随机存取存储器RAM，多块RAM的读写切换逻辑分别由FPGA和DSP两部分共同进行控制，大大提高了高速串行数据传输的可靠性和稳定性，以及数字信号处理系统的实时性。附图说明图1是本专利技术基于FPGA和DSP的高速串行用户接口电路的组成示意图。具体实施方式容易理解，依据本专利技术的技术方案，在不变更本专利技术的实质精神的情况下，本领域的一般技术人员可以想象出本专利技术基于FPGA和DSP的高速串行用户接口电路的多种实施方式。因此，以下具体实施方式和附图仅是对本专利技术的技术方案的示例性说明，而不应当视为本专利技术的全部或者视为对本专利技术技术方案的限制或限定。结合图1，本专利技术基于FPGA和DSP高速串行用户接口电路，在FPGA端包括：FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、四片RAM、SRIO底层模块；在DSP端包括：两片RAM在DSP，DSP端读控制逻辑模块；FPGA端写控制模块通过一个输出端口OUT与DSP端读控制逻辑模块的通用输入输出(GeneralPurposeInput/Output，GPIO)端口，即作为中断引脚的第一输入输出端口GPIO1相连，FPGA端读控制模块通过输入端口IN与DSP端控制逻辑模块的第二输入输出端口GPIO2端口相连。FPGA中的主工作时钟为200MHz，SRIO底层模块采用×4模式，即有4条链路，每一条链路的传输速率为5Gbps，DSP共包含8个核，记为0-7核，其中DSP端读控制逻辑模块在第6个核中，DSP的两片RAM位于DSP的存储器DDR3中，DSP端读控制逻辑模块包含主函数和中断服务函数两部分。FPGA端写控制逻辑模块将前端传输来的数据写进四片RAM中的某一片RAM中后等待传输至DSP，同时通过输出端口OUT传送一个高电平脉冲信号至DSP端读控制逻辑模块作为一个读数据中断信号。对于前端传输来的数据，每一次需要通过SRIO底层模块传输的数据量为S字节，则在FPGA的主工作时钟域内开辟的每一片RAM的大小应大于等于S。因前端传输来的数据是源源不断的，因此单片RAM是不够用的，因为DSP在读取RAM空间中的数据时，当前RAM空间的数据可能正在被下一波等待传送至DSP的数据覆盖，由此造成数据的丢失。传统意义上的乒乓RAM是两片RAM，因为DSP在通过SRIO底层模块读取FPGA中的RAM中存储的数据时，由于传输速率很快，所以底层硬件可能会发生传输错误的现象，此时DSP端读控制逻辑模块会自动监测出传输错误时，则需要重新启动当前SRIO传输数据的操作，所以此时传统意义上的乒乓RAM也存在缓冲时间不足的问题。因此需要在FPGA端增加用于存放待传输数据的RAM数量，本专利技术呈偶数倍增加，例如增加到四片、六片或者八片RAM，这样保证多片RAM进行切换时，缓冲时间足够长。图1所示实施例共开辟四片相同大小的RAM用于存放因前端传输来的等待传送至DSP的数据，当采用四片RAM进行切换时，FPGA端写控制逻辑模块将第一波数据写进第一片RAM中、第二波数据写进第二片RAM中、第三波数据写进第三片RAM中、第四波数据写进第四片RAM中、第五波数据写进第一片RAM中、第六波数据写进第二片RAM中…，依次循环存储。每当有一波数据写进某一片RAM时，...

【技术保护点】
一种基于FPGA和DSP的高速串行用户接口电路，其特征在于，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块决定多片RAM间的数据读取顺序；DSP端的两片RAM位于DSP的存储器中，用于存储DSP端读控制逻辑模块从FPGA端读取的数据。

【技术特征摘要】
1.一种基于FPGA和DSP的高速串行用户接口电路，其特征在于，在FPGA端，包括FPGA端写控制逻辑模块、FPGA端读控制逻辑模块、多片RAM、SRIO底层模块；在DSP端，包括两片RAM以及DSP端读控制逻辑模块；FPGA端中的多片RAM用于分波存放准备传输给DSP端的数据，FPGA端读控制逻辑模块决定每波数据在多片RAM间的存放顺序；FPGA端写控制模块通过输出端口与DSP端读控制逻辑模块的第一输入输出端口相连，用于向DSP端读控制逻辑模块发送读数据中断信号；DSP端控制逻辑模块的第二输入输出端口与FPGA端读控制模块输入端口连接，用于通过FPGA端读控制模块...

【专利技术属性】
技术研发人员：陈浩，张仁李，盛卫星，马晓峰，韩玉兵，薛鹏，
申请(专利权)人：南京理工大学，
类型：发明
国别省市：江苏;32