多个衬底屏蔽层的集成电路片上电感结构制造技术

本实用新型专利技术涉及一种多个衬底屏蔽层的集成电路片上电感结构。本实用新型专利技术包括片上电感，在片上电感的正下方设置有多层衬底屏蔽层；所述的衬底屏蔽层由矩形金属条和多根形状相同的金属栅条组成，所述的金属栅条与矩形金属条垂直设置，金属栅条之间等间距平行设置。本实用新型专利技术的多个衬底屏蔽层能实现更好的衬底隔离，减小衬底损耗，并且通过多个衬底屏蔽层能实现电容功能。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于微波
，涉及ー种多个衬底屏蔽层的集成电路片上电感结构。
技术介绍
随着无线通信的快速发展，射频集成电路逐渐朝着低成本、低功耗方向发展。片上电感作为无源器件种的ー种基本元件，可以广泛应用于射频单元电路，比如，在低噪声放大器中阻抗匹配、在滤波器中形成滤波网络、在压控振荡器中形成LC振荡、在功率放大器中 实现阻抗匹配及滤波作用。无论是基于GaAsエ艺，还是COMSエ艺的単元电路都使用了许多片上电感，并且片上电感的面积占去了总面积的一半以上。它的性能直接影响单元电路的整体性能，所以片上电感的设计十分重要。采用标准CMOSエ艺实现的片上平面螺旋型电感的品质因子都较低，一般在10以下，这是由于片上电感存在各种非理想因素引起的。在现在的标准CMOSエ艺中，高频时非绝缘的衬底和电感之间的电磁场相互作用引起的损耗。由于衬底的电阻率一般都很低，衬底损耗将成为限制片上电感质量的主要因素。为了减少衬底的影响，可以加大电感与衬底之间的氧化层的厚度、采用轻掺杂衬底或者使用绝缘衬底(SOIエ艺或者単独将电感下的衬底掏空并填充绝缘材料)。这些エ艺都与标准CMOSエ艺不兼容，会使得成本增加。更好的办本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.多个衬底屏蔽层的集成电路片上电感结构，其特征在于包括片上电感，在片上电感的正下方设置有多层衬底屏蔽层；所述的衬底屏蔽层由矩形金属条和多根形状相同的金属栅条...

【专利技术属性】
技术研发人员：孙玲玲，文进才，苏国东，郭丽丽，
申请(专利权)人：杭州电子科技大学，
类型：实用新型
国别省市：