用于制造半导体器件的方法技术

本发明专利技术提供一种用于制造半导体器件的方法，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，并且在所述半导体衬底中将要形成源/漏区的部分中形成有凹槽；采用选择性外延生长法在所述凹槽的底部和侧壁上形成厚度均匀的硼扩散阻挡层；以及采用选择性外延生长法在所述硼扩散阻挡层上形成含硼锗硅应力层。根据本发明专利技术的方法能够抑制通过原位SiGeB应力引入技术掺杂在SiGe应力层中的硼由于后续的热处理工艺而扩散到沟道区中，从而有效地防止了短沟道效应，进而改善了最终形成的PMOS晶体管的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，且具体而言，涉及一种。
技术介绍
目前，影响场效应晶体管性能的主要因素在于载流子的迁移率。在场效应晶体管中，因为算程002载流子迁移率的大小直接影响沟道中电流的大小，载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。 常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术(以下称为eSiGe技术)由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。通常，采用在PMOS晶体管的源/漏区中形成锗硅应力层的嵌入式锗硅应力引入技术。另一方面，为了减小制造过程中的热预算,现在已普遍采用原位(in-situ) SiGeB应力引入技术，即，在通过选择性外延法生长SiGe应力层的同时进行硼掺杂，用于形成PMOS器件的源/漏区。然而，在后续的热处理工艺(例如，退火优化处理等)过程中，掺入的硼由于瞬时增强扩散效应而向沟道区横向扩散，使沟道区的有效长度缩短，从而引起短沟道效应，进而使PMOS器件的电学性能变差。因此，需要开发一种用于制作嵌入式锗硅应变PMOS器件结构的方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种，所述方法包括提供半导体衬底，在所述半导体衬底上形成有栅极结构，并且在所述半导体衬底中将要形成源/漏区的部分中形成有凹槽；采用选择性外延生长法在所述凹槽的底部和侧壁上形成厚度均匀的硼扩散阻挡层；以及采用选择性外延生长法在所述硼扩散阻挡层上形成含硼错娃应力层。优选地，所述硼扩散阻挡层为纯SiGe籽晶层。优选地，所述硼扩散阻挡层的厚度为5 300埃。优选地，所述硼扩散阻挡层为多层结构。优选地，所述硼扩散阻挡层为由SiGe层和Si层顺次层叠而成的n层叠层结构或者由SiGe层和SiC层顺次层叠而成的p层叠层结构，其中，n、p为大于或等于2的整数。优选地，构成所述硼扩散阻挡层的每一层的厚度为1(T50埃。优选地，形成所述硼扩散阻挡层所使用的源气体包含含硅源气体和含锗源气体。优选地，形成所述硼扩散阻挡层所采用的选择性外延生长是在压强为f 100托且温度为500 1000摄氏度的工艺条件下进行的。优选地，形成所述硼扩散阻挡层所采用的选择性外延生长是在压强为5 50托、HCl 的流速为 3(Tl50sccm、GeH4 的流速为 2 lOOsccm、SiH2Cl2 的流速为 l(T500sccm 且 GeH4/SiH2Cl2的流速比为1:5 1:250的工艺条件下进行的。优选地，形成所述硼扩散阻挡层所使用的源气体还包含含碳源气体。优选地，所述两次选择性外延生长是在同一个工艺反应腔中进行的。优选地，所述半导体器件为嵌入式锗硅应变PMOS器件。优选地，所述方法还包括在形成所述含硼锗硅应力层之后，在所述含硼锗硅应力层上形成硅帽层。 优选地，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。根据本专利技术的方法能够抑制通过原位SiGeB应力引入技术掺杂在SiGe应力层中的硼由于后续的热处理工艺而扩散到沟道区中，从而有效地防止了短沟道效应，进而改善了最终形成的PMOS晶体管的电学性能。此外，该方法还能够与常规的CMOS制造工艺相兼容。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中 图1A-1C是示出根据本专利技术示例性实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面 图2是示出了根据本专利技术示例性实施例的用于制作嵌入式锗硅应变PMOS器件结构的方法的流程图；以及 图3是示出了半导体衬底中杂质浓度的变化趋势的曲线图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例] 下面，将参照图1A-1C和图2来描述根据本专利技术示例性实施例的方法制作嵌入式锗硅应变PMOS器件结构的详细步骤。请参照图1A-1C，其中示出了根据本专利技术示例性实施例的方法制作嵌入式锗硅应变PMOS器件结构过程中的示意性剖面图。首先，如图IA所示，提供半导体衬底101，在所述半导体衬底101上形成有栅极结构110，并且在半导体衬底101中将要形成源/漏区的部分中形成有凹槽102。其中，凹槽102的深度例如可以为2(T90nm。半导体衬底101的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。作为示例，在本实施例中，半导体衬底101选用单晶硅材料构成。作为一个示例，栅极结构110可包括依次层叠的栅极介电层103、栅极材料层104和栅极硬掩蔽层105，如图IA所示。栅极介电层103可包括氧化物，如，二氧化硅(SiO2)层。栅极材料层104可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氮化铱(IrO2)层； 金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层105可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种。其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TE0S)、未掺杂硅玻璃(USG)、旋涂玻璃(S0G)、高密度等离子体(HDP)或旋涂电介质(S0D)。氮化物层可包括氮化硅(Si3N4)层。氮氧化物层可包括氮氧化硅(SiON)层。作为另一示例，栅极结构110可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)层叠栅结构。作为示例，在半导体衬底101上还可以形成有位于栅极结构110两侧且紧靠栅极结构Iio的偏移间隙壁结构106。其中，偏移间隙壁结构106可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，偏移间隙壁结构106是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构110的侧壁不受损伤。此外，应予以注意的是，本文所述以及附图所绘的前端器件结构并非是限制性的，而是还可以具有其他结构。例如，在半导体衬底101中还可以形成有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于制造半导体器件的方法，所述方法包括 提供半导体衬底，在所述半导体衬底上形成有栅极结构，并且在所述半导体衬底中将要形成源/漏区的部分中形成有凹槽； 采用选择性外延生长法在所述凹槽的底部和侧壁上形成厚度均匀的硼扩散阻挡层；以及 采用选择性外延生长法在所述硼扩散阻挡层上形成含硼锗硅应カ层。2.根据权利要求I所述的方法，其特征在于，所述硼扩散阻挡层为纯SiGe籽晶层。3.根据权利要求2所述的方法，其特征在于，所述硼扩散阻挡层的厚度为5 300埃。4.根据权利要求I所述的方法，其特征在于，所述硼扩散阻挡层为多层结构。5.根据权利要求4所述的方法，其特征在于，所述硼扩散阻挡层为由SiGe层和Si层顺次层叠而成的η层叠层结构或者由SiGe层和SiC层顺次层叠而成的P层叠层结构，其中，η、P为大于或等于2的整数。6.根据权利要求5所述的方法，其特征在于，构成所述硼扩散阻挡层的每ー层的厚度为10 50埃。7.根据权利要求I所述的方法，其特征在于，形成所述硼扩散阻挡层所使用的源气体包含含硅源气体和含锗源气体。8.根据权利要求I或...

【专利技术属性】
技术研发人员：涂火金，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：