本发明专利技术公开了半导体组件，其包括一具有一导电类型的半导体基底、一源极金属层、一栅极金属层、至少一晶体管组件、一具有导电类型的重掺杂区、一电容介电层以及一导电层。源极金属层与栅极金属层设于半导体基底上。晶体管组件设于源极金属层正下方的半导体基底内。重掺杂区、电容介电层以及导电层构成一电容结构，设于栅极金属层正下方，并电性连接至晶体管组件的源极与漏极之间。电容结构并未占据设于源极金属层下方的晶体管组件的设置空间，进一步有效避免因设置额外电容结构而缩减晶体管组件的大小。
【技术实现步骤摘要】
本专利技术涉及一种半导体组件及其制作方法，尤指一种。
技术介绍
功率半导体组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理IC、背光板电源供应器以及马达控制等等用途，其种类包含有金氧半导体场效晶体管(metal-oxide-semiconductor thin filmtransistor, M0SFET)与绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)等组件。为了降低功率上的损耗，一般功率半导体组件为沟槽式的结构。然而，随着电子产品日益朝向轻、薄、短、小发展，沟槽式MOSFET组件设计的尺寸与间距亦不断缩小，以符合高积集度和高密度的潮流。以沟槽式NM0SFET组件来说，于缩减沟槽宽度后，作为沟槽式NM0SFET组件的栅极的栅极导电层与作为沟槽式NM0SFET组件的漏极的N型外延层的耦合面积会随之缩减，且沟槽式NM0SFET组件的P型基体掺杂区与N 型外延层的接触面积亦会减少，因此沟槽式NM0SFET组件于栅极与漏极间的电容与源极与漏极间的电容亦随着缩小。所以，由栅极与漏极间的电容以及源极与漏极间的电容所构成的NM0SFET组件的输出电容亦相对应地降低，其中源极与漏极间的电容远大于栅极与漏极间的电容。由于沟槽式NM0SFET组件是用于电源管理电路的转换器，例如同步降压转换器 (Synchronous Buck Converter)中，且作为转换器的开关组件，因此需常常进行开或关的动作。当关闭沟槽式NM0SFET组件时，沟槽式NM0SFET组件的输出电容会被充电至与一外界变压器同一电压。但因转换器中亦同时包含电感组件，所以于关闭时输出电容与电感组件会构成LC振荡电路，进而产生电压脉冲(voltage spike)。并且，因沟槽式NM0SFET组件的输出电容随着组件整体尺寸及沟槽宽度的缩减而下降，于关闭沟槽式NM0SFET组件时对所造成的电压脉冲亦随之增加，进而产生较高的能量损耗。为了解决电压脉冲增加的问题，一般于沟槽式NM0SFET组件10的源极与漏极之间并联一缓冲电路，且缓冲电路可由一电容与一电阻的串联所组成。请参考图1，图1为公知降低电压脉冲的电路示意图。如图1所示，沟槽式NM0SFET组件10的源极S与漏极D之间并联一缓冲电路12，且缓冲电路12由一电容C与一电阻R的串联所组成。借此，位于沟槽式NM0SFET组件外部的电容可用来提升沟槽式NM0SFET组件10的输出电容值，以减缓电压脉冲。然而，额外的电路组件会产生额外的电路成本，并增加额外焊接的制作过程，造成制作成本增加。因此，仍需要一种新颖的制造功率半导体组件的方法，以简便及经济的方式解决如上述电压脉冲的问题
技术实现思路
本专利技术的主要目的在于提供一种具有额外电容结构的功率半导体组件及其制作方法，以解决上述电压脉冲的问题。为达上述的目的，本专利技术提供一种具有额外电容结构的半导体组件。半导体组件包括一半导体基底、一源极金属层、一栅极金属层、一漏极金属层、一晶体管组件、一重掺杂区、一电容介电层、一导电层以及一层间介电层。半导体基底具有一上表面与一下表面，且半导体基底具有一第一导电类型。源极金属层覆盖于半导体基底的上表面，且栅极金属层覆盖于半导体基底的上表面。漏极金属层设于半导体基底的下表面。晶体管组件设于源极金属层与漏极金属层间的半导体基底内，且晶体管组件具有一源极、一栅极以及一漏极。源极电性连接源极金属层，栅极电性连接栅极金属层，且漏极电性连接漏极金属层。重掺杂区设于栅极金属层与漏极金属层间的半导体基底内，且重掺杂区具有第一导电类型。电容介电层覆盖于半导体基底上，且与重掺杂区相接触。导电层设于电容介电层与栅极金属层之间，且电性连接至源极金属层。重掺杂区、电容介电层以及导电层构成一电容结构。层间介电层设于源极金属层与半导体基底之间，以及设于栅极金属层与导电层之间。为达上述的目的，本专利技术提供一种具有额外电容结构的半导体组件的制作方法。 首先，提供一半导体基底，半导体基底上定义有一第一焊垫区以及一第二焊垫区，且半导体基底具有一上表面与一下表面，其中半导体具有一第一导电类型，且第一焊垫区的半导体基底的上表面具有一沟槽。然后，于第一焊垫区的半导体基底内形成一晶体管组件，以及于第二焊垫区的半导体基底内形成一重掺杂区，其中重掺杂区具有第一导电类型。接着，于半导体基底上覆盖一电容介电层。之后，于第二焊垫区的电容介电层上形成一导电层，其中位于第二焊垫区的重掺杂区、电容介电层以及导电层构成一电容结构。然后，于导电层以及电容介电层上覆盖一层间介电层。随后，于第一焊垫区的层间介电层上覆盖一源极金属层，以及于第二焊垫区的层间介电层上覆盖一栅极金属层，其中源极金属层与栅极金属层分别电性连接晶体管组件的一源极与一栅极。最后，于半导体基底的下表面形成一漏极金属层，其中漏极金属层电性连接至晶体管组件的一漏极。本专利技术将晶体管组件与额外电容结构制作于同一半导体组件中，并使本专利技术半导体组件的额外电容结构与晶体管组件电性连接至同一漏极金属层与源极金属层，进而增加半导体组件的输出电容值。借此，于关闭时的电压脉冲可被降低，并减少关闭时的能量损耗。并且，本专利技术的半导体组件将由N型重掺杂区、电容介电层以及导电层所构成的额外电容结构设置在栅极金属层正下方，使额外电容结构并未占据设于源极金属层下方的晶体管组件的设置空间，进一步有效避免因设置额外电容结构而缩减晶体管组件的大小。附图说明图1为公知降低电压脉冲的电路示意图。图2至图7为本专利技术第一实施例的具有额外电容结构的半导体组件的制作方法示意图。图8为本专利技术半导体组件的上视示意图。图9为本专利技术第二实施例的半导体组件沿着第8图的AA’线的剖面示意图。其中，附图标记说明如下10 沟槽式NM0SFET组件 12 缓冲电路100半导体组件102半导体基底104上表面106下表面108第一焊垫区110第二焊垫区112沟槽114基材116外延层118绝缘层120栅极导电层122第一 P型基体掺杂区124第二 P型基体掺杂区126重掺杂区128源极掺杂区130晶体管组件132电容介电层134导电层136电容结构138层间介电层140第一接触洞142第二接触洞144第三接触洞146源极接触掺杂区148接触掺杂区150第一接触插塞152第二接触插塞154第三接触插塞156源极金属层158栅极金属层160漏极金属层200半导体组件202源极金属层具体实施例方式请参考图2至图7，图2至图7为本专利技术第一实施例的具有额外电容结构的半导体组件的制作方法示意图。如图2所示，首先，提供一半导体基底102，其中半导体基底102 具有一上表面104与一下表面106，且半导体基底102的上表面104定义有一第一焊垫区 108以及一第二焊垫区110。并且，第一焊垫区108的半导体基底102的上表面104具有至少一沟槽112。于本实施例中，第一焊垫区108定义为设置一源极焊垫的区域，且第二焊垫区110定义为设置一栅极焊垫的区域，但不以此为限。半导体基底102具有一第一导电类型，且第一导电类型以N型为例，但不限于此。此外，提供N型半导体基底102的步骤进一步详述如下。提供一 N型基材114，然后于N型基材本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：林伟捷，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：
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