沟槽型功率晶体管组件及其制作方法技术

本发明专利技术公开了一种沟槽型功率晶体管组件，包含有一半导体衬底、至少一晶体管单元、一栅极金属层、一源极金属层以及一第二栅极导电层。半导体衬底具有至少一个第一沟槽。晶体管单元包含有一设置在第一沟槽内的第一栅极导电层。栅极金属层与源极金属层设置在半导体衬底上。第二栅极导电层设置在第一栅极导电层与源极金属层之间。第二栅极导电层电性连接第一栅极导电层与栅极金属层，且第二栅极导电层与源极金属层以及半导体衬底电性绝缘。借此，各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。

【技术实现步骤摘要】

本专利技术涉及一种，特别是涉及一种具有低栅极输入电阻的。
技术介绍
功率晶体管组件主要用于电源管理的部分，例如应用于切换式电源供应器、计算机中心或周边电源管理1C、背光板电源供应器以及马达控制等等用途，其种类包含有金氧半导体场效晶体管(metal-oxi de-semi conductor thin film transistor, MO SFET)与绝缘栅双极性晶体管(insulated gate bipolar transistor, IGBT)等组件。为了降低功率上的损耗，目前已发展出沟槽式功率晶体管组件。在现有沟槽型功率晶体管组件中，栅极导电层是设置在基板的多个沟槽内，且基体掺杂区是设置在沟槽的一侧。并且，源极区设置在基体掺杂区中，使信道可垂直形成在源极区与基板之间。由此可知，沟槽型功率晶体管组件的信道宽度是取决于沟槽的数量。再者，沟槽型功率晶体管组件的导通电阻是取决于信道宽度，因此可通过增加沟槽的数量来提升导通电阻。此外，用于将源极区电性连接至外界的源极金属层是设置于有源区内，且用于将栅极导电层电性连接至外界的栅极金属层是设置于围绕有源区的周边区内。因此，栅极导电层是通过延伸沟槽至周边区使栅极金属层位于栅极导电层上，才能与栅极金属层电性连接。然而，一般沟槽型功率晶体管组件的尺寸是固定的，因此当沟槽数量增加时各沟槽的宽度会降低。当沟槽宽度降低时，栅极导电层填入沟槽中的数量会降低，使得位于各长条型沟槽中间区域的栅极导电层与栅极金属层之间的电阻增加。因此，沟槽型功率晶体管组件的输入电阻会随之增加，进而延长电阻与电容所产生的延迟效应的时间。有鉴于此，在降低沟槽宽度的情况下，降低沟槽型功率晶体管组件的栅极输入电阻实为业界努力的目标之一。
技术实现思路
本专利技术的主要目的之一在于提供一种，以降低栅极的输入电阻。为达上述的目的，本专利技术提供一种沟槽型功率晶体管组件，包含有一半导体衬底、 至少一晶体管单元、一栅极金属层、一源极金属层以及一第二栅极导电层。半导体衬底具有一第一导电类型，且半导体衬底具有一有源区以及一周边区，并具有至少一个第一沟槽。晶体管单元设置在有源区内，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在第一沟槽内。第一栅极绝缘层设置在第一沟槽内，并介于第一栅极导电层与半导体衬底。基体掺杂区具有一第二导电类型，且设置在第一沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区。栅极金属层设置在周边区的半导体衬底上，且源极金属层设置在有源区的半导体衬底上。第二栅极导电层设置在第一栅极导电层与源极金属层之间，其中第二栅极导电层电性连接第一栅极导电层与栅极金属层，且第二栅极导电层与源极金属层以及半导体衬底电性绝缘。为达上述的目的，本专利技术提供一种沟槽型功率晶体管组件的制作方法。首先，提供具有一第一导电类型的一半导体衬底，其中半导体衬底具有一有源区以及一周边区。然后， 于半导体衬底上形成至少一个沟槽。接着，于有源区中形成至少一晶体管单元，且晶体管单元包含有一第一栅极导电层、一第一栅极绝缘层、一基体掺杂区以及一源极掺杂区。第一栅极导电层设置在沟槽内，且第一栅极绝缘层设置在沟槽内，并介于第一栅极导电层与半导体衬底之间。基体掺杂区具有一第二导电类型，且设置在沟槽的一侧的半导体衬底中。源极掺杂区具有第一导电类型，且设置在基体掺杂区中。随后，于第一栅极导电层上形成至少一栅极引脚，其中栅极引脚与半导体衬底电性绝缘。其后，于有源区的栅极引脚上形成一源极金属层，以及于周边区的栅极引脚上形成一栅极金属层，其中栅极引脚电性连接第一栅极导垫层与栅极金属层，且栅极引脚与源极金属层电性绝缘。本专利技术将第二栅极导电层设置于源极金属层与第一栅极导电层之间，以将第一栅极导电层电性连接到栅极金属层，进而缩短远离第三沟槽的第一栅极导电层与栅极金属层之间的距离，借此各晶体管单元的各栅极的电阻可被降低，且沟槽型功率晶体管组件的栅极输入电阻也可被缩小。附图说明图1所示为本专利技术一第一优选实施例的一沟槽型功率晶体管组件的上视示意图。图2与图3分别为图1沿着剖视线A-A’与剖视线B-B’的剖视示意图。图4所示为本专利技术第一优选实施例的沟槽型功率晶体管组件的另一变化型的上视不意图。图5到图11所示为本专利技术第一优选实施例的沟槽型功率晶体管组件的制作方法示意图。 图12到图18所示为本专利技术一第二优选实施例的沟槽型功率晶体管组件的制作方法示意图。其中，附图标记说明如下100 沟槽型功率晶体管组件102a 第一沟槽104 晶体管单元108 周边区112磊晶层116第一栅极导电层120基体掺杂区124第一绝缘层126第二栅极导电层128第二绝缘层132栅极金属层102 半导体衬底 102b 第三沟槽 106 有源区 110 基材 114第一方向 118栅极绝缘层 122源极掺杂区 124a 开口 126a栅极引脚 130源极金属层 134漏极金属层136第二方向138第一接触插塞140第二接触插塞142第三接触插塞144光阻图案层200沟槽型功率晶体管组件202第二沟槽204晶体管单元300沟槽型功率晶体管组件302掩模302a开口具体实施方式请参考图1到图3，图1所示为本专利技术一第一优选实施例的一沟槽型功率晶体管组件的上视示意图，且图2与图3分别为图1沿着剖视线A-A’与剖视线B-B’的剖视示意图。如图1到图3所示，沟槽型功率晶体管组件100包含有具有一第一导电类型的一半导体衬底102以及多个晶体管单元104。半导体衬底102具有一有源区106以及一围绕有源区的周边区108。其中，有源区106是用于制作晶体管单元104，且周边区108是用于制作用来承受从晶体管单元104所传来的高电压的终端结构。在本实施例中，第一导电类型为 N型，但不限于此。并且，N型半导体衬底102可包含有一 N型基材110，例如硅芯片，以及一 N型磊晶层112，且N型磊晶层112设置在N型基材110上，但本专利技术不以此为限。并且， N型半导体衬底102的一上表面具有多个第一沟槽102a以及一第三沟槽102b。第一沟槽 102a为长条形状，且各长条形状的第一沟槽102a是分别沿着一第一方向114设置，使第一沟槽102a彼此相互平行。第三沟槽102b是设置于周边区108内，且各长条形状的第一沟槽102a横跨有源区106并延伸到周边区108内，以与第三沟槽102b连接。本专利技术第一沟槽102a的数量并不限于上述，而也可以仅为单一个。另外，晶体管单元104是设置于有源区106内，且各晶体管单元104包含有一第一栅极导电层116、一栅极绝缘层118、一具有一第二导电类型的基体掺杂区120、以及一 N型源极掺杂区122。在本实施例中，第二导电类型为P型。本专利技术并不限于此，且第一导电类型与第二导电类型也可以分别为P型与N型。栅极绝缘层118是设置于各第一沟槽102a 内，且覆盖各第一沟槽102a的表面。第一栅极导电层116可视为各晶体管单兀104的一栅极，且设置于各第一沟槽102a以及第三沟槽102b内，并填满各第一沟槽102a与第三沟槽 102b，使得各晶体管单元104的栅极可通过从各第一沟槽102a延伸到第三沟槽102b的第一栅极导本文档来自技高网...

【技术保护点】
一种沟槽型功率晶体管组件，其特征在于，包含有：一半导体衬底，具有一第一导电类型，所述半导体衬底具有一有源区以及一周边区，且所述半导体衬底具有至少一个第一沟槽；至少一晶体管单元，设置在所述有源区内，且所述晶体管单元包含有：一第一栅极导电层，设置在所述第一沟槽内；一第一栅极绝缘层，设置在所述第一沟槽内，并介于所述第一栅极导电层与所述半导体衬底之间；一基体掺杂区，具有一第二导电类型，且设置在所述第一沟槽的一侧的所述半导体衬底中；以及一源极掺杂区，具有所述第一导电类型，且设置在所述基体掺杂区中；一栅极金属层，设置在所述周边区的所述半导体衬底上；一源极金属层，设置在所述有源区的所述半导体衬底上；以及一第二栅极导电层，设置在所述第一栅极导电层与所述源极金属层之间，其中所述第二栅极导电层电性连接所述第一栅极导电层与所述栅极金属层，且所述第二栅极导电层与所述源极金属层以及所述半导体衬底电性绝缘。

【技术特征摘要】
2011.09.21 US 13/237,9401.一种沟槽型功率晶体管组件，其特征在于，包含有一半导体衬底，具有一第一导电类型，所述半导体衬底具有一有源区以及一周边区，且所述半导体衬底具有至少一个第一沟槽；至少一晶体管单元，设置在所述有源区内，且所述晶体管单元包含有一第一栅极导电层，设置在所述第一沟槽内；一第一栅极绝缘层，设置在所述第一沟槽内，并介于所述第一栅极导电层与所述半导体衬底之间；一基体掺杂区，具有一第二导电类型，且设置在所述第一沟槽的一侧的所述半导体衬底中；以及一源极掺杂区，具有所述第一导电类型，且设置在所述基体掺杂区中；一栅极金属层，设置在所述周边区的所述半导体衬底上；一源极金属层，设置在所述有源区的所述半导体衬底上；以及一第二栅极导电层，设置在所述第一栅极导电层与所述源极金属层之间，其中所述第二栅极导电层电性连接所述第一栅极导电层与所述栅极金属层，且所述第二栅极导电层与所述源极金属层以及所述半导体衬底电性绝缘。2.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，所述第一沟槽为长条形状，且所述长条形状的第一沟槽沿着一第一方向设置。3.如权利要求2所述的沟槽型功率晶体管组件，其特征在于，所述第二栅极导电层包含有至少一条状栅极引脚，从所述有源区延伸到所述周边区，且所述条状栅极引脚沿着一不同于所述第一方向的第二方向设置。4.如权利要求2所述的沟槽型功率晶体管组件，其特征在于，还包含有至少两个第二沟槽，沿着所述第一方向依序排列，且彼此相互平行，其中所述至少一个第一沟槽包含有两个第一沟槽彼此相互平行，且各所述第二沟槽连接所述第一沟槽。5.如权利要求4所述的沟槽型功率晶体管组件，其特征在于，所述晶体管单元是由所述第一沟槽与所述第二沟槽所定义出，且为矩形。6.如权利要求5所述的沟槽型功率晶体管组件，其特征在于，所述至少一个晶体管单元包含有多个晶体管单元，且所述矩形晶体管单元以一矩阵形状排列。7.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有一第一绝缘层， 设置于所述第二栅极导电层与所述半导体衬底之间。8.如权利要求7所述的沟槽型功率晶体管组件，其特征在于，所述第一绝缘层具有至少一个开口，对应于所述第一沟槽，且所述第二栅极导电层填入所述开口中。9.如权利要求7所述的沟槽型功率晶体管组件，其特征在于，所述第一绝缘层具有至少一个开口，对应于所述第一沟槽，且所述第一栅极导电层延伸至所述开口中。10.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有一第二绝缘层，设置于所述第二栅极导电层与所述源极金属层之间。11.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，还包含有至少两个接触插塞分别设置于所述第二栅极导电层两侧的所述晶体管单元上，用以电性连接所述源极掺杂区与所述源极金属层。12.如权利要求1所述的沟槽型功率晶体管组件，其特征在于，所述第二栅极导电层包含有娃化金属或多晶娃。13.一种沟槽型功率晶体管组件的制作方法，其特征在于，包含有提供具有一第一导电类型的一半导体衬底，其中所述半导体衬底具有一有源区以及一周边区；于所述半导体衬底上形成至少一个沟槽；于所述有源区中形成至少一晶体管单元，且所述晶体管单元包含有一第一栅极导电层，设置在所述沟槽内；...

【专利技术属性】
技术研发人员：叶腾豪，廖显皓，陈佳慧，戴嵩山，
申请(专利权)人：大中积体电路股份有限公司，
类型：发明
国别省市：