具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元制造技术

一种非易失性存储器单元包括具有顶面的第一导电类型的半导体衬底；所述衬底中沿所述顶面的第二导电类型的第一区域；所述衬底中沿所述顶面的所述第二导电类型的第二区域，与所述第一区域间隔开；所述第一区域与所述第二区域之间的沟道区；字线栅，定位在所述沟道区的第一部分之上，与所述第一区域紧邻；定位在所述沟道区的另一部分之上的浮栅，所述浮栅具有非平坦轮廓上表面；定位在所述浮栅的上表面之上并且通过第三绝缘层与其绝缘的耦合栅；以及定位成与所述浮栅的第二侧壁相邻的擦除栅。

【技术实现步骤摘要】

本专利技术涉及具有浮栅和耦合栅的非易失性存储器单元，其中浮栅与耦合栅之间的耦合比增加。
技术介绍
具有其上存储电荷的浮栅的非易失性存储器单元是本领域众所周知的。参照图1，示出现有技术的非易失性存储器单元10的截面图。存储器单元10包括第一导电类型、如P型的半导体衬底12。在衬底12的表面处或附近是第二导电类型、如N型的第一区域14。与第一区域14间隔开的是也为第二导电类型的第二区域16。在第一区域14与第二区域16之间是沟道区18。由多晶硅制成的字线20定位在沟道区18的第一部分之上。字线20 通过(二)氧化硅层22与沟道区18间隔开。与字线20紧邻但间隔开的是浮栅24，浮栅24也由多晶硅制成，并且定位在沟道区18的另一部分之上。浮栅24通过通常也为(二)氧化硅的另一个绝缘层30与沟道区18分隔。也由多晶硅制成的耦合栅26定位在浮栅24之上，并且通过另一个绝缘层32与其绝缘。在浮栅24的另一侧并且与其间隔开的是也由多晶硅制成的擦除栅28。擦除栅28定位在第二区域16之上，并且与其绝缘。擦除栅28也与耦合栅26紧邻但与其间隔开以及与耦合栅26的另一侧紧邻。擦除栅28在浮栅24之上具有小突出端。在存储器单元10的操作中，浮栅24上存储的电荷(或者浮栅24上不存在电荷)控制第一区域14与第二区域16之间的电流流动。在浮栅24上具有电荷的情况下，对浮栅24编程。在浮栅24上没有电荷的情况下，擦除浮栅24。在USP 7868375和USP6747310中全面公开存储器单元10，通过引用将其公开完整地结合到本文中。存储器单元10操作如下。在编程操作期间，当电荷存储在浮栅24上时，将脉冲形式的第一正电压施加到字线20，从而使字线20之下的沟道区18的部分导电。将也采取脉冲形式的第二正电压施加到耦合栅26。将也采取脉冲形式的第三正电压施加到擦除栅28。将也采取脉冲形式的电压差分(voltage differential)施加在第一区域14与第二区域16之间。第一正电压、第二正电压、第三正电压和电压差分全部实质同时施加，并且实质同时终止。来自第一区域14的电子被吸引到第二区域16处的正电压。随着它们接近浮栅24，它们遭遇由施加到耦合栅26和擦除栅28的电压所引起的电场的突增，从而使电荷注入到浮栅24上。因此，编程通过热电子注入的机制来进行。在擦除操作期间，在从浮栅24去除电荷时，将高正电压施加到擦除栅28。能够将地电压施加到耦合栅26和/或字线20。通过经由浮栅24与擦除栅28之间的绝缘层的隧穿，浮栅24上的电荷被吸引到擦除栅28。具体来说，浮栅24可采用面向擦除栅28的锐尖来形成，由此便于电子通过尖以及通过浮栅24与擦除栅28之间的绝缘层从浮栅24到擦除栅28上的福勒-诺德海姆隧穿。如USP 7868375和USP 6747310中所公开，可能有利的是在浮栅24的侧壁与浮栅24的顶面之间具有锐边或尖，使得电子可更易于在擦除操作期间从浮栅24隧穿到擦除栅28。在读操作期间，将第一正电压施加到字线20，以便使字线20之下的沟道区18的部分导通。将第二正电压施加到耦合栅26。将电压差分施加到第一区域14和第二区域16。如果对浮栅24编程，即，浮栅24存储电子，则施加到耦合栅26的第二正电压无法胜过(overcome)浮栅24上存储的负电子，并且浮栅24之下的沟道区18的部分仍保持未导电。因此，没有电流或最小电流量会在第一区域14与第二区域16之间流动。但是，如果没有对浮栅24编程，即，浮栅24保持为中性或者也许甚至存储部分空穴，则施加到耦合栅26的第二正电压能够使浮栅24之下的沟道区18的部分导电。因此，电流会在第一区域14与第二区域16之间流动。从前面的操作能够看到，重要参数之一是耦合栅26与浮栅24之间的耦合比。例如，在编程操作期间，将编程脉冲施加到与浮栅电容耦合的耦合栅26。在图I所示的现有技术存储器单元10中，浮栅24的上表面具有平坦轮廓，其中耦合栅26的下表面具有相同平坦轮廓。当缩放存储器单元10、即缩小其几何尺寸时，耦合栅26与浮栅24之间的电容耦合的范围减小。因此，为了继续具有有效操作，希望增加耦合栅26与浮栅24之间的耦合比，而没有增加浮栅24或耦合栅26的尺寸。
技术实现思路
相应地，在本专利技术中，非易失性存储器单元具有带顶面的第一导电类型的半导体衬底。第二导电类型的第一区域沿顶面处于衬底中。第二导电类型的第二区域沿顶面处于衬底中，与第一区域间隔开。沟道区处于第一区域与第二区域之间。字线栅定位在沟道区的第一部分之上，与第一区域紧邻。字线栅通过第一绝缘层与沟道区间隔开。浮栅定位在沟道区的另一部分之上。浮栅具有通过第二绝缘层与沟道区分隔的下表面以及与下表面相对的上表面。浮栅还具有与字线栅相邻但分隔的第一侧壁以及与第一侧壁相对的第二侧壁。浮栅的上表面在从第一侧壁到第二侧壁具有非平坦轮廓。耦合栅定位在浮栅的上表面之上，并且通过第三绝缘层与其绝缘。耦合栅具有下表面，该下表面的轮廓沿用浮栅的上表面的轮廓。擦除栅定位成与浮栅的第二侧壁相邻。擦除栅定位在第二区域之上，并且与其绝缘。本专利技术还涉及前面所述存储器单元的阵列以及制作前面所述存储器单元的方法。附图说明图I是具有其上存储电荷的浮栅以及独立耦合栅的现有技术的非易失性存储器单元的截面图。图2是具有带改进耦合比的浮栅与独立耦合栅的本专利技术的一个实施例的存储器单元的截面图。图3是具有带改进耦合比的浮栅与独立耦合栅的本专利技术的另一个实施例的存储器单元的截面图。图4(a_b)是制作本专利技术的存储器单元中具有改进耦合比的浮栅和耦合栅的过程步骤的截面图。图5是具有本专利技术的存储器单元的本专利技术的阵列的顶视图。具体实施方式参照图2，示出本专利技术的非易失性存储器单元50的第一实施例的截面图。存储器单元50与图I所示的存储器单元10相似。因此，相似部分将采用相似标号来表示。在第一导电类型、如P型的半导体衬底12中形成存储器单元50。用于形成P型的典型注入物是硼BI I，它被注入到衬底12中大约2000埃的深度。在衬底12的表面处或附近是第二导电类型、如N型的第一区域14。与第一区域14间隔开的是也为第二导电类型的第二区域16。在第一区域14与第二区域16之间是沟道区18。由多晶硅制成的字线20定位在沟道区18的第一部分之上。字线20通过(二)氧化硅层22与沟道区18间隔开。与字线20紧邻但间隔开的是浮栅60，浮栅60也由多晶硅制成，并且定位在沟道区18的另一部分之上。浮栅60通过通常也为(二)氧化硅的另一个绝缘层30与沟道区18分隔。浮栅60具有建立在绝缘层30上的下表面。浮栅60具有与下表面相对的上表面62。在浮栅60的相对侧是第一侧壁和侧壁，其中第一侧壁最靠近字线栅20。浮栅的上表面62具有不是平坦的表面轮廓。上表面62的轮廓的非平坦性可从第一壁到第二壁，或者能够沿与其垂直的方向、即进出页面的方向。也由多晶硅制成的耦合栅70定位在浮栅60之上，并且通过另一个绝缘层32与其绝缘。耦合栅70具有下表面72。绝缘层32的厚度实质上是均匀的， 其中下表面72与绝缘层32紧邻。因此，下表面72还具有非平坦轮廓，其中下表面72的轮廓沿用浮栅60的上表面62的轮廓。在一个优选实施例中，浮栅60的上表面本文档来自技高网...

【技术保护点】
一种非易失性存储器单元，包括：具有顶面的第一导电类型的半导体衬底；所述衬底中沿所述顶面的第二导电类型的第一区域；所述衬底中沿所述顶面的所述第二导电类型的第二区域，与所述第一区域间隔开；所述第一区域与所述第二区域之间的沟道区；字线栅，定位在所述沟道区的第一部分之上，与所述第一区域紧邻，所述字线栅通过第一绝缘层与所述沟道区间隔开；定位在所述沟道区的另一部分之上的浮栅，所述浮栅具有通过第二绝缘层与所述沟道区分隔的下表面以及与所述下表面相对的上表面；所述浮栅具有与所述字线栅相邻但分隔的第一侧壁以及与所述第一侧壁相对的第二侧壁，其中所述上表面具有从所述第一侧壁到所述第二侧壁的非平坦轮廓；定位在所述浮栅的上表面之上并且通过第三绝缘层与其绝缘的耦合栅，所述耦合栅具有下表面，所述下表面的轮廓沿用所述浮栅的所述上表面的轮廓；以及定位成与所述浮栅的第二侧壁相邻的擦除栅，所述擦除栅定位在所述第二区域之上并且与其绝缘。

【技术特征摘要】

【专利技术属性】
技术研发人员：王春明，乔保卫，张祖发，章仪，王序伦，吕文瑞，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：