半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件及其制造方法，所述半导体器件包括：半导体衬底，所述半导体衬底包括设置有第一驱动晶体管的第一驱动晶体管区和设置有第二驱动晶体管的第二驱动晶体管区，其中，采用比所述第一驱动晶体管低的电压来驱动所述第二驱动晶体管；第一栅绝缘层，所述第一栅绝缘层被形成在第二驱动晶体管区的边缘处；以及第二栅绝缘层，所述第二栅绝缘层被形成在第二驱动晶体管区的中心处，其中，所述第一栅绝缘层比所述第二栅绝缘层厚。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种，更具体而言，涉及一种具有多个晶体管的 。
技术介绍
半导体器件包括具有不同尺寸和各种电学特性的晶体管。例如，快闪存储器件具有形成在外围区中的彼此不同的低电压晶体管和高电压晶体管。用比高电压晶体管低的驱动电压来控制低电压晶体管的操作。因而，已经开发了使低电压晶体管的操作稳定的方法。尤其地，已经开发了一种保证因低电压晶体管的窄宽度而具有高泄漏电流特性的低电压晶体管的操作稳定性的方法。图I是说明具有不同宽度的NMOS晶体管的漏极电流Ids响应于栅电压Vgs的曲线图。如图I所示，具有较窄宽度的NMOS晶体管具有诸如电流驼峰(current hump)的高泄漏电流特性。一般地，为了改善泄漏电流特性，将用于控制阈值电压的杂质注入到将要形成窄晶体管的有源区中。然而，可以在随后的工艺中减小用于控制阈值电压的杂质在有源区的边缘处的浓度。在下文中，将通过以具有窄宽度的NMOS晶体管为例来详细描述减小用于控制阈值电压的杂质在有源区边缘处的浓度。当NMOS晶体管具有窄宽度时，将诸如硼的用于控制阈值电压的杂质注入到将要形成有NMOS晶体管的半导体衬底的有源区中，以改善泄漏电流特性。随后刻蚀半导体衬底的隔离区以形成沟槽。为了在形成沟槽的刻蚀工艺期间避免损坏，将沟槽的表面氧化以形成侧壁氧化物层。在形成侧壁氧化物层的工艺期间，注入到有源区的边缘中的硼从有源区的边缘分离(即，发生硼分凝)。结果，在有源区的边缘处的硼浓度变得比有源区的中心处的硼浓度低。在形成侧壁氧化物层之后，用绝缘材料填充沟槽以形成将有源区分隔开的隔离层。在有源区的顶部顺序形成栅绝缘层和栅极，并且将用于形成源极区和漏极区的杂质注入到栅极的两侧的有源区中。可以在形成沟槽之前在半导体衬底上形成栅绝缘层和栅导电层之后，通过使用用于形成沟槽的隔离掩模图案作为刻蚀阻挡层来刻蚀所述栅绝缘层和所述栅导电层。如上所述，在形成侧壁氧化物层的工艺期间，用于控制阈值电压的杂质(如硼)的浓度在有源区的边缘处比在有源区的中心处低。因此，在有源区的边缘处形成具有比在有源区的中心部分处低的阈值电压的寄生晶体管。这种寄生晶体管引起泄漏电流。为了避免由寄生晶体管引起的泄漏电流特性的恶化，已经开发了如下方法经由仅开放例如具有窄宽度和高泄漏电流特性的低电压晶体管区(例如低电压NMOS晶体管区)的掩模来额外注入用于控制阈值电压的杂质。然而，这种方法在控制泄漏电流特性的恶化方面存在限制。
技术实现思路
本专利技术的示例性实施例涉及一种能改善具有窄宽度的低电压晶体管的泄漏电流特性的。根据本专利技术的一个实施例，一种半导体器件包括半导体衬底，所述半导体衬底包括设置有第一驱动晶体管的第一驱动晶体管区和设置有第二驱动晶体管的第二驱动晶体管区，其中，采用比所述第一驱动晶体管低的电压来驱动所述第二驱动晶体管；第一栅绝缘层，所述第一栅绝缘层被形成在所述第二驱动晶体管区的边缘处；以及第二栅绝缘层，所述第二栅绝缘层被形成在所述第二驱动晶体管区的中心处，其中，所述第一栅绝缘层比所述第二栅绝缘层厚。 根据本专利技术的一个实施例，一种制造半导体器件的方法包括以下步骤在包括第一驱动晶体管区和第二驱动晶体管区的半导体衬底上形成掩模图案，所述掩模图案使半导体衬底的与第二驱动晶体管区的边缘相对应的部分开放；将被掩模图案暴露出的半导体衬底氧化以形成第一栅绝缘层；去除掩模图案；以及在半导体衬底上形成比第一栅绝缘层薄的第二栅绝缘层。附图说明图I是说明具有不同宽度的晶体管的漏极电流Ids响应于栅电压Vgs的曲线图；图2A是根据本专利技术的第一实施例的半导体器件的晶体管的平面图；图2B是沿图2A的线1-1’截取的半导体器件的晶体管的截面图；图3A是根据本专利技术的第二实施例的半导体器件的晶体管的平面图；图3B是沿图3A的线11-11’截取的半导体器件的晶体管的截面图；图3C是沿图3A的线III-III’截取的半导体器件的晶体管的截面图；图4A至图4D是说明根据本专利技术的一个实施例的制造半导体器件的方法的截面图；图5A是根据本专利技术的第三实施例的半导体器件的晶体管的平面图；以及图5B是沿图5A的线IV-IV’截取的半导体器件的的晶体管的截面图。具体实施例方式在下文中，将参照附图详细地描述本专利技术的各个实施例。提供了附图是为了使本领域的技术人员能理解本专利技术的实施例的范围。图2A是根据本专利技术的第一实施例的半导体器件的晶体管的平面图。图2B是沿图2A的线1-1’截取的半导体器件的晶体管的截面图。图2A和图2B示出了形成在快闪存储器件的外围区中的低电压NMOS晶体管。参见图2A和图2B，根据本专利技术的第一实施例的半导体器件的晶体管包括被隔离层105分隔开的有源区A,并且在注入了讲形成杂质(well forming impurities)和阈值电压控制杂质(threshold voltage controlling impurities)的半导体衬底101的顶部上形成晶体管。另外，根据本专利技术的第一实施例的晶体管包括具有第一厚度的第一栅绝缘层103a、具有比第一厚度小的第二厚度的第二栅绝缘层103b、形成在第一栅绝缘层103a和第二栅绝缘层103b的顶部上的栅极LVN-G、以及形成在栅极LVN G两侧的有源区A中的源极区和漏极区。与上部导线(未示出)连接的多个接触插塞151与源极区和漏极区耦接。根据本专利技术的第一实施例，在有源区A的上部边缘处形成第一栅绝缘层103a。在有源区A的上部中心处形成第二栅绝缘层103b。为了形成具有不同厚度的第一栅绝缘层103a和第二栅绝缘层103b，通过掩模来阻挡将要形成第二栅绝缘层103b的区域B，并且执行氧化工艺以形成第一栅绝缘层103a。随后，去除掩模以形成具有比第一栅绝缘层103a小的厚度的第二栅绝缘层103b。根据本专利技术的第一实施例，形成在晶体管的边缘处的第一栅绝缘层103a比形成在晶体管的中心部分处的第二栅绝缘层103b厚。因此，根据本专利技术的第一实施例，晶体管 的阈值电压在有源区A的边缘处可以比在有源区A的中心部分高。此外，可以执行刻蚀半导体衬底101的隔离区以形成沟槽和氧化沟槽的侧壁以形成侧壁氧化物层的工艺，以形成隔离层105。这里，阈值电压控制杂质在有源区A的边缘处的浓度可能较小，且在有源区A的边缘处可能会形成寄生晶体管。然而，寄生晶体管的阈值电压会由于在有源区A的边缘处具有较大厚度的第一栅绝缘层103a而增加。结果，根据本专利技术的第一实施例的半导体器件的晶体管可以减小因寄生晶体管的低阈值电压引起的泄漏电流特性的恶化。图3A是根据本专利技术的第二实施例的半导体器件的晶体管的平面图。图3B是沿图3A的线11-11’截取的半导体器件的晶体管的截面图。图3C是沿图3A的线III-III’截取的半导体器件的晶体管的截面图。图3A至图3C—起示出快闪存储器件的单元阵列区的部分。尽管图3B示出沿源极选择线方向截取的截面图，但是沿漏极选择线方向截取的截面图与图3B相同。如图3A所示，在快闪存储器件的单元阵列区中形成存储串ST。每个存储串ST具有在有源区A上排列成线的源极选择晶体管、多个存储器单元晶体管以及漏极选择晶体管。存储器单元晶体管串联耦接在源极选择晶体管与漏极选择晶体管之间。存储串ST的栅极与和有源区A相交的栅极线(SSL本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底，所述半导体衬底包括设置有第一驱动晶体管的第一驱动晶体管区和设置有第二驱动晶体管的第二驱动晶体管区，其中，采用比所述第一驱动晶体管低的电压来驱动所述第二驱动晶体管；第一栅绝缘层，所述第一栅绝缘层被形成在所述第二驱动晶体管区的边缘处；以及第二栅绝缘层，所述第二栅绝缘层被形成在所述第二驱动晶体管区的中心处，其中，所述第一栅绝缘层比所述第二栅绝缘层厚。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金泰均，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：