半导体装置及其操作方法与应用电路制造方法及图纸

一种半导体装置及其操作方法与应用电路。藉由调整施加于双重井区上的偏压，来降低控制栅极扩散层、源极扩散层与漏极扩散层之间的漏电流，进而提高应用半导体装置的无电池电子计时器的准确性并降低生产成本。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及其操作方法与应用电路，尤其涉及ー种用以实现无电池电子计时器的半导体装置及其操作方法与应用电路。
技术介绍
日本专利JP3959340提出ー种具有控制有效期(expiration)的电路的固态老化装置(Solid-State Aging Device, SSAD),其被提出作为集成电路的无电池电子计时器(Battery Less Electronic Timer, IBLET)。控制有效期的基本构想为抑制由于如图IA 图ID所示的异常电荷损失(anomalous charge loss)所造成的计时误差。在此以三个时间单元(time cell)为例，图IA 图ID所示的三个时间单元102、104以及106分别具有短、中、长等三个不同时间长度的生命期(life time)，其中在各个时间単元的生命期期间 端点Tl与端点T2之间有电流流过，且此三个时间单元并联于两端点(端点Tl与端点T2)之间。通过这些时间单元的电流依时间单元生命期长短的顺序而消失。在初始状态时(图1A)，电流可流过两端点之间的所有时间单元。而当三个时间单元中生命期最短的时间单元102过期时，生命期最短的时间单元102中的电流将随着时间经过而先消失降为零，剩下具有中、长生命期的时间单元104与106有电流通过(如图IB所示)。随着时间的流逝，时间单元将依序地过期(expire)，电流渐渐变为仅能通过生命期最长的时间单元106 (如图IC所示)，而当生命期最长的时间单元106过期时，端点T I与T2间的电流大小将消失，亦即端点Tl与T2间为终止(terminated)的状态。由此可知，端点Tl与T2间的电性连接状态取决于端点Tl与T2间并联的时间单元中生命期最长的时间单元106。由于时间单元的可靠性的主要问题为异常的电荷流失，其将导致时间单元的生命期的减低，因此在并联的时间单元的数量够多的情形下，生命期的长短可视为取决于没有异常电荷损失的时间单元。因此，当并联连接大量的时间单元时，生命期的长短将主要由穿遂(tunneling)所决定，因而时间単元的生命期长短应是可控制的。现有的时间单元结构，主要是可分成两种类型的时间单元的结构和制程。ー种是单层多晶娃(single poly silicon)时间单元,其可兼容于COMS的制作生产线(美国专利US7652317、US2008/0079057)，如图2和3所示。其等效电路则如图4所示，其中栅极电容Cg (N型源极NS、N型漏极ND以及P型基底PSUB所形成的硅表面与浮置门FG间所形成的等效电容)小于控制电容Ce(浮置门FG与N型控制栅极NCG之间的等效电容)。另ー种是双层多晶娃(double poly-silicon)结构,其通常可与非挥发性记忆体一起制作(美国专利US2009/0218613)。双层多晶硅结构的等效电路可如图5所示。在现有的单层多晶硅的时间单元结构中，N型控制栅极NCG与N型源极NS、N型漏极ND在P型基底PSUB的表面上被制造做为扩散层。浅沟槽绝缘层202 (shallow-trench-isolation, STI)或局部娃氧化层 302 (local oxidation ofsilicon, LOCOS)设置于N型控制栅极NCG与N型源极NS、N型漏极ND之间以进行电气隔离(electrical isolation)。其中典型的浅沟槽绝缘结构形成方法是在基底上于N型控制栅极NCG和其他扩散层(N型源极NS与N型漏极ND)之间蚀刻出浅渠沟，然后将这些浅渠沟注满绝缘材料，如ニ氧化硅或其他介电材料。而典型的LOCOS结构的形成方法是将不可氧化的罩幕(mask)如氮化娃(Si3N4)沉积在空白娃晶圆(blank silicon wafer)上。用微影法将罩幕形成图案，然后在被暴露的硅表面部分(利用蚀刻技木)上形成ニ氧化硅(SiO2)层。此氧化层可将N型控制栅极NCG和其他扩散层( N型源极NS与N型漏极ND)进行电性隔离。上述有关异常电荷流失的问题，主要是位于时间单元中绝缘层的陷阱(traps)所引起。陷阱有时变得活跃，而使通过绝缘层的电子流増加，从而导致时间单元的异常电荷流失(H. ffatanabe, et. al. , IEEE Trans. Elec. Dev. Vol. 58, issue 3, pp. 792-797.)。
技术实现思路
本专利技术提供一种半导体装置及其操作方法与应用电路，可提高应用半导体装置的无电池电子计时器的准确性。本专利技术提出一种半导体装置，包括一第一导电型半导体基底、ー栅极介电层、ー栅极介电层、一浮置门、一第二导电型井区、一第一导电型井区、一第二导电型井区、一第二导电型源极扩散层、一第二导电型漏极扩散层以及一第二导电型控制栅极扩散层。其中栅极介电层形成于第一导电型半导体基底上。浮置门形成于栅极介电层上。第二导电型井区形成于第一导电型半导体基底中。第一导电型井区形成于第二导电型井区中。第二导电型源极扩散层与第二导电型漏极扩散层分别形成于浮置门两侧的第一导电型半导体基底中，第ニ导电型源极扩散层、第二导电型漏极扩散层与浮置门形成一第二导电型晶体管，且第二导电型晶体管位于第二导电型井区外。另外第二导电型控制栅极扩散层则形成于第一导电型井区中。在本专利技术的一实施例中，上述的半导体装置还包括一源极接触层、一漏极接触层、ー控制栅极接触层、至少一第二井区接触层、一第一井区接触层以及一基底接触层。其中源极接触层配置于第二导电型源极扩散层上。漏极接触层配置于第二导电型漏极扩散层上。控制栅极接触层配置于第二导电型控制栅极扩散层上。第二井区接触层配置于第二导电型井区上。第一井区接触层配置于第一导电型井区上。基底接触层配置于第一导电型半导体基底上。在本专利技术的一实施例中，上述的第二井区接触层位于第二导电型晶体管与第一导电型井区之间。在本专利技术的一实施例中，上述的浮置门与第二导电型控制栅极扩散层的重叠区域大于浮置门与第二导电型晶体管在第一导电型半导体基底表面上介于源极接触层与漏极接触层之间的通道区域的重叠区域。本专利技术亦提出一种半导体装置的操作方法，包括下列步骤。当读取半导体装置的充电状态时，施加一扫读偏压于控制栅极接触层被，将源极接触层与基底接触层电性连接至一接地电压，施加正偏压于漏极接触层，施加负偏压于第一井区接触层，施加正偏压于第ニ井区接触层或将第二井区接触层电性连接至接地电压。当程式化半导体装置时，施加一第一偏压于控制栅极接触层，将源极接触层、漏极接触层与基底接触层电性连接至接地电压，施加一第二偏压于第一井区接触层与第二井区接触层或将第一井区接触层与第二井区接触层电性连接至接地电压，其中第一偏压大于接地电压，第二偏压大于等于接地电压且小于等于第一偏压。当抹除半导体装置时，施加负偏压于控制栅极接触层与第一井区接触层，施加正偏压于源极接触层与漏极接触层，将第二井区接触层与基底接触层电性连接至接地电压。本专利技术亦提出一种半导体装置，包括一第一导电型半导体基底、ー栅极介电层、一栅极介电层、一浮置门、一第二导电型井区、一第二导。电型井区、一第一导电型井区、一第ニ导电型源极扩散层、一第二导电型漏极扩散层、一第二导电型控制栅极扩散层以及ー第ニ导电型互补电容栅本文档来自技高网...

【技术保护点】
一种半导体装置，包括：一第一导电型半导体基底；一栅极介电层，形成于该第一导电型半导体基底上；一浮置门，形成于该栅极介电层上；一第二导电型井区，形成于该第一导电型半导体基底中；一第一导电型井区，形成于该第二导电型井区中；一第二导电型源极扩散层与一第二导电型漏极扩散层，分别形成于该浮置门两侧的该第一导电型半导体基底中，该第二导电型源极扩散层、该第二导电型漏极扩散层与该浮置门形成一第二导电型晶体管，且该第二导电型晶体管位于该第二导电型井区外；以及一第二导电型控制栅极扩散层，形成于该第一导电型井区中。

【技术特征摘要】
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【专利技术属性】
技术研发人员：白田理一郎，渡边浩志，
申请(专利权)人：财团法人交大思源基金会，
类型：发明
国别省市：