本发明专利技术公开了一种基于PD?SOI工艺的体栅耦合NMOS?ESD保护结构，在该结构中栅极采用H型结构，在H型栅的边栅外侧和内侧进行两处体区P+注入，漏区采用N+深注入，将SOI基片上的硅膜穿通，源区采用N+浅注入，对SOI基片上的硅膜进行部分注入，以便在源区外侧进行体区P+注入并将体区接触引出，部分漏区利用SAB层对硅化物进行阻挡，形成镇流电阻。使用时，将漏区连接到PAD，H型栅的边栅外侧的体区和栅极进行连接，源区和H型栅内侧的体区连接到地。本发明专利技术通过将H型栅的边栅外侧的体区和栅极进行连接，能够充分利用漏体的寄生电容和源区下的体区寄生电阻组成耦合电路，在栅极耦合一定的电压，降低该ESD保护结构的开启电压，保证多个该结构的均匀导通，提高ESD保护能力。
【技术实现步骤摘要】
本专利技术涉及半导体集成电路领域，具体涉及基于ro SOI CMOS工艺的静电放电(ESD)保护电路领域。
技术介绍
随着集成电路制造工艺 的不断进步，多晶硅栅的长度越来越小，栅氧厚度越来越薄，结深越来越浅，由ESD所造成的栅氧击穿、PN结热击穿、互连线烧毁及潜在性损伤等问题越来越严重，ESD已经成为集成电路领域亟待解决的可靠性问题，因此ESD保护电路已经成为CMOS集成电路可靠性研究的重点。由于SOI CMOS器件具有功耗低、抗干扰能力强、集成度高、速度快、抗辐照能力强、彻底消除闩锁效应等优点，因此SOI技术在高性能VLSI、高压、高温、抗辐照、低压低功耗、存储器及三维集成电路等领域具有广阔的应用空间。但由于SOI技术中硅膜的厚度很薄，大大限制了体硅CMOS工艺中ESD保护结构在SOI技术中的移植，如四层三结的SCR保护结构、纵向二极管结构等。同时，由于SOI器件之间完全被Si02隔离，而Si02的热导率只有Si的1/100，这将加速SOI器件热量积累，很容易导致过热而失效。因此ESD保护已经成为SOI集成电路可靠性设计的难点，是SOI工艺成为商用主流工艺的巨大障碍和挑战。GGNMOS是目前应用最为广泛的ESD保护电路结构之一，图I是一个典型的GGNMOS及其寄生NPN晶体管示意图。由于栅、源和衬底均接地，始终不能形成导电沟道，MOS管无法开启。当在漏极和地之间施加一个正向ESD脉冲时，漏极电压上升直至反偏的漏和衬底之间的PN结发生雪崩击穿，大量空穴从漏极流入衬底，使衬底电位升高，达到一定值时使衬底和源之间的PN结正偏，寄生的NPN晶体管开启，GGNMOS进入微分负阻区，此时寄生的NPN晶体管中漏极到衬底的电压就从最大值Vtl下降，达到维持电压Vsp后，NPN晶体管工作于自偏置模式，大部分的ESD电流经由寄生的NPN晶体管泄放，直到二次击穿。ESD 作用下 GGNMOS 典型传输线脉冲(Transmission Line Pulse, TLP)测试的 I_V特性曲线如图2所示。为了得到更好的抗ESD能力，通常需要降低开启电压Vtl和增加二次击穿电压Vt2，降低Vtl保证在保护电路触发之前，电压不会升高到使内部电路破坏的程度，而增加Vt2，使Vt2>Vtl，则可以保证在二次击穿之前，多个并联的单指条都能够被触发。当GGNMOS被用作ESD保护结构时，存在以下缺点(I)当多个单指条GGNMOS并联使用时，存在不均匀导通现象，尽管可以采用栅耦合(Gate Coupled, GC)技术或衬底触发技术进行克服，但栅耦合技术存在“触发死区”和“误触发”现象，同时耦合电路采用的电容和电阻会大大增加芯片面积。而衬底触发技术中的触发电路在ESD应力下,存在热载流子效应和栅氧化层可靠性问题。(2)当GGNMOS用作输出端的保护结构时，存在烧毁输出管的可能。由于HBM ESD测试是在去电状态下进行的，因此当ESD脉冲施加于输出PAD时，由于输出管漏栅电容的耦合作用，将会使得悬浮的输出管栅极具有一定的电压，而GGNMOS的栅接地，这将使得输出管的开启电压小于GGNMOS的开启电压，ESD电流将从输出管进行泄放，非常容易烧毁输出管。(3)在体硅CMOS工艺中，由于硅衬底很厚，很容易通过衬底注入将衬底接地，而在PD SOI CMOS工艺中，由于硅膜较薄，给体引出增加困难，同时其开启电压较大，大大增加泄放ESD电流时的功耗。
技术实现思路
本专利技术解决的技术问题是解决开启电压Vtl大于二次击穿电压Vt2带来的多指并联GGNMOS导通不均匀的问题，提高多只并联GGNMOS管的ESD保护能力。同时为了利用漏栅交叠电容和栅下寄生体区电阻形成耦合电路，改变传统条形结构的栅极为H形，以便灵活的引出体接触。 本专利技术根据ro SOI CMOS工艺的特点，提出了一种能够充分利用漏栅交叠电容和栅下寄生体区电阻的体栅耦合NMOS ESD保护结构，漏栅交叠电容和栅下寄生体区电阻形成耦合电路一方面可以在衬底耦合一定的电压，更利于体区和源极寄生的PN结正偏导通；另一方面还可以在栅极耦合一定的电压，根据NMOS管的工作原理，栅极的电压将会在栅极下方形成反型层，促使空穴流向体区，同样有利于体区和源极寄生的PN结正偏导通。漏区和衬底寄生PN结的反向雪崩击穿产生的空穴通过体区电阻流向地，同样会在体区电阻上产生一定的压降，三者作用的结合将会降低寄生NPN管的开启电压，利于多个并联保护管的均匀导通，提高ESD保护能力。在PD SOI CMOS工艺中，为了对硅膜进行体引出，我们对漏区和源区采取不同的注入方式，漏区进行N+深注入即将整个硅膜穿通，源区进行N+浅注入即将整个硅膜部分穿通，以便在源区外侧进行体区P+注入并将体区接触引出。为了防止“鸟嘴”效应导致的边缘漏电，采用H形栅结构。为了充分利用漏栅交叠电容和栅下寄生体区电阻，在H型栅的边栅外侧进行体区P+注入，并将栅极和H栅外侧的体区进行连接，以形成耦合电路。部分漏区利用SAB层对硅化物进行阻挡，形成镇流电阻，利于多个并联保护管的均匀导通。在利用该结构进行PAD到地的ESD保护时，将漏区连接到PAD，H栅的边栅外侧的体区和栅极进行连接，源区和H栅内侧的体区连接到地。在利用该结构进行PAD到电源的ESD保护时，将漏区连接到电源，H栅的边栅外侧的体区和栅极进行连接，源区和H栅内存的体区连接到PAD。H型栅的两侧边栅比中间栅的长度要大至少0. 5pm，其长度的大小根据所需寄生体区寄生电阻的大小进行设计。源区注入的深度通过调节N+注入的剂量和能量而进行控制。在H型栅内侧和外侧各进行一次P+体注入，这两处P+体注入均采用深P+注入，将整个硅膜穿通，H型栅外侧的体区注入通过金属层和H栅极相连接，H型栅内侧的体注入距源区的距离根据所需体区寄生电阻的大小及开启电压的大小进行调节。栅到漏区SAB层的长度在2飞iim之间。本专利技术通过将H栅的边栅外侧的体区和栅极进行连接，能够充分利用漏体的寄生电容和源区下的体区寄生电阻组成耦合电路，节省了额外制作电容和电阻占用的大片芯片面积。由于源极和漏极的注入方式为源浅漏深，源区没有穿通硅膜，所以即使辐照感应电荷使背沟道发生反型，也无法在源漏区之间形成导电通道，因而可以减弱甚至消除总剂量辐照导致的SOI MOSFET背沟道漏电问题，具有很强的抗辐照能力。体栅耦合ESD保护电路可以应用于输入输出引脚，电源和地之间的ESD保护。附图说明图I是典型的GGNMOS及其寄生NPN晶体管示意图。图2是ESD作用下GGNMOS典型TLP测试的I-V特性曲线。图3是本专利技术提出体栅耦合NMOS保护结构工艺实现的俯视图。图4是本专利技术提出体栅耦合NMOS保护结构工艺实现的剖面图。图5是本专利技术提出体栅耦合NMOS保护结构等效电路图。 具体实施例方式下面结合说明书附图对本专利技术做进一步详细描述如图3、图4和图5所示，提出一种体栅耦合NMOS ESD保护结构。在该结构中，栅极采用H栅结构，在H栅边栅外侧和内侧各进行一次体注入，将H栅边栅外的体注入和H栅进行连接，源区和源区外侧的体注入进行连接并接地。源区和漏区采用源浅漏深非对称结构，漏区利用SAB层对硅化物进行阻挡，形成镇流电阻，利于多个并联管子的均匀导通。该结构的俯视图如本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种基于ro SOI工艺的体栅耦合NMOS ESD保护结构，其特征在于栅极采用H型结构，漏区采用N+深注入即将整个硅膜穿通，源区采用N+浅注入即将硅膜部分穿通，在H型栅内外侧进行两处P+体注入，漏区采用SAB层对硅化物进行阻挡，以形成漏区镇流电阻。2.如权利要求I所述的基于I3DSOI工艺的体栅耦合NMOS ESD保护结构，其特征在于H型栅的两侧边栅比中间栅的长度要大至少0. 5 y m，其长度的大小根据所需寄生体区寄生电阻的大小进行设计。3.如权利要求I所述的基于roSOI工艺的体栅耦合NMOS E...
【专利技术属性】
技术研发人员：王忠芳，谢成明，李海松，赵德益，吴龙胜，刘佑宝，
申请(专利权)人：中国航天科技集团公司第九研究院第七七一研究所，
类型：发明
国别省市：
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