缓冲型finFET器件制造技术

一个实施例涉及一种缓冲型finFET器件。该器件包括形成于半导体衬底中的缓冲型竖直鳍形结构。竖直鳍形结构至少包括上半导体层、缓冲区域和阱区域的至少部分。缓冲区域具有第一掺杂极性，并且阱区域具有与第一掺杂极性相反的第二掺杂极性。至少一个p-n结形成于缓冲与阱区域之间，该p-n结至少部分地覆盖竖直鳍形结构的水平横截面。也公开了其它实施例、方面和特征。

【技术实现步骤摘要】
缓冲型finFET器件
本专利技术主要地涉及集成电路器件。
技术介绍
finFET(鳍场效应晶体管)器件是相对最近已经开发的非平面型晶体管器件。FinFET器件一般以竖直鳍形沟道为特征并且通常形成于绝缘体上硅(SOI)或者体硅衬底上。高度希望提高finFET器件的稳健性。
技术实现思路
一个实施例涉及一种缓冲型晶体管器件。该器件包括形成于半导体衬底中的缓冲型竖直鳍形结构。竖直鳍形结构至少包括上半导体层、缓冲区域和阱区域的至少部分。缓冲区域具有第一掺杂极性，并且阱区域具有与第一掺杂极性相反的第二掺杂极性。至少部分覆盖竖直鳍形结构的水平横截面的至少一个p-n结形成于缓冲区域与阱区域之间。也公开了其它实施例、方面和特征。附图说明图1是根据本专利技术一个实施例的制作缓冲型finFET器件的方法的流程图。图2是示出了根据本专利技术一个实施例的缓冲型finFET器件的选择特征的平面图。图3示出了根据本专利技术一个实施例的在硬掩模层上的光阻剂图案化之后第一器件结构的三个横截面图。图4示出了根据本专利技术一个实施例的在氧化物填充和化学机械平坦化之后第一器件结构的三个横截面图。图5示出了根据本专利技术一个实施例的在源极-漏极延伸注入之后第一器件结构的三个横截面图。图6示出了根据本专利技术一个实施例的在制作过程之后第一器件结构的三个横截面图。图7是示出了根据本专利技术一个实施例的缓冲型finFET器件和邻近阱分接(tap)的选择特征的平面图。图8示出了根据本专利技术一个实施例的在制作缓冲型finFET器件和邻近阱分接期间在各种步骤之后的横截面图。图9示出了根据本专利技术一个替代实施例的在制作工艺之后第二器件结构的三个横截面图。图10是可以被配置成实施本专利技术一个实施例的现场可编程门阵列(FPGA)的简化部分框图。图11示出了根据本专利技术一个实施例的具有如下p-n结的器件结构的横截面图，该p-n结部分地跨越竖直鳍形结构的水平横截面。注意，这里提供的图未必按比例。提供它们是为了示例以易于理解当前公开的专利技术。具体实施方式申请人已经确定，存储器单元中的finFET器件的极小尺度使单元易于受到单事件扰动(upset)(SEU)和电子噪声信号的影响。SEU可能由如下辐射引起，该辐射引起在单元内的敏感节点生成电子-空穴对。这样的SEU可能明显危害集成电路的操作和性能。例如，现场可编程门阵列(FPGA)和其它可编程逻辑器件(PLD)可能对在配置随机存取存储器(CRAM)单元中出现的SEU特别敏感。其它类型的集成电路(比如微处理器和专用集成电路(ASICS))也可能对SEU敏感。此外，finFET器件也易于受到可以从集成电路的其它部分通过传导路径传输的电子噪声信号的影响。具体而言，衬底噪声可能不利地影响在模拟电路应用中使用的finFET器件的性能。本公开内容提供一种缓冲型finFET器件和制作该器件的方法。在一个示例应用中，可以在静态存储器单元中利用缓冲型finFET器件以便明显减少SEU在存储器单元中的出现。例如，缓冲器finFET器件可以运用于FPGA或者其它集成电路中的CRAM单元中。缓冲型finFET器件的抗噪声特征也使它不太易于受到衬底噪声的影响，并且因此很适合于模拟电路应用。图1是根据本专利技术一个实施例的制作缓冲器finFET器件的方法100的流程图。下文结合图2至图6中的结构图描述制作方法100。在图2中给出如下俯视(平面)图，该图示出了缓冲器finFET器件的选择特征和三个横截面平面。注意，图2的主要目的是示出在图3至图6和图9的横截面图中使用的三个横截面平面的位置。图2中描绘的特征实际上掩埋于最终finFET器件中的其它层之下。图2中的第一横截面平面标注为A-A’并且切割越过栅极电极508之下的三个鳍。换而言之，在晶体管接通时流过鳍的电流将流过A-A’平面。第二横截面平面标注为B-B’并且平行于A-A’。B-B’平面切割越过三个漏极(或者源极)特征512。第三横截面平面标注为C-C’并且垂直于A-A’和B-B’。C-C’平面纵向切割经过鳍。图3至图6描绘根据本专利技术一个实施例的在制作工艺中的各点处第一器件结构沿着三个横截面平面(A-A’、B-B’和C-C’)的横截面图。图6中所示制作的器件为在竖直鳍形结构的沟道与基部之间的辐射硬化(和噪声隔离)提供一个p-n结。图9描绘了根据本专利技术一个实施例的在制作工艺之后第二器件结构沿着三个横截面平面(A-A’、B-B’和C-C’)的横截面图。图9中所示制作的器件为在竖直鳍形结构的沟道与基部之间的辐射硬化(和噪声隔离)提供两个p-n结。按照块102，提供半导体晶片。半导体晶片可以例如是硅衬底。硅衬底可以未掺杂或者轻度掺杂。按照块103，可以形成用于阱注入的图案化的掩模。这一步骤可以包括沉积掩模层并且使用光刻来图案化掩模层以暴露用于阱注入的区域。然后可以按照块104执行阱注入。根据实施例，阱注入可以形成n型阱或者p型阱。高能离子注入可以用来更重度掺杂衬底的上层之下的掩埋层。在一个实现方式中，阱注入可以按照1017cm-3这一级的密度注入掺杂剂原子。按照块105，可以形成用于缓冲注入的图案化的掩模。这一步骤可以包括沉积掩模层并且使用光刻来图案化掩模层以暴露用于缓冲注入的区域。然后可以按照块106执行缓冲注入。根据实施例。缓冲注入可以p型缓冲层或者n型缓冲层。根据本专利技术的一个实施例，阱区域和缓冲层应当具有相反掺杂极性。缓冲诸如可以被分级，使得缓冲层的上部分被更轻度掺杂而缓冲层的下部分被更重度掺杂。在一个实现方式中，缓冲注入可以按照1017cm-3这一级的密度注入掺杂剂原子。按照块107，可以形成图案化的硬掩模。这一步骤可以包括沉积多层硬掩模并且使用光刻来图案化硬掩模以用于沟槽蚀刻。硬掩模可以例如包括在氮化物层(例如氮化硅)下面的氧化物层(例如氧化硅)。图3提供根据本专利技术一个实施例的在硬掩模层上的抗蚀剂图案化之后第一器件结构的三个横截面图。图3描绘了上半导体层306、在阱区域302上方的缓冲层304。如上文提到的那样，缓冲层304和阱区域302可以被掺杂成相反极性，并且缓冲层304可以被注入以便在掺杂分布中具有梯度，使得缓冲层的上部分被更轻度掺杂并且缓冲层的下部分被更重度掺杂。上半导体层306可以未掺杂或者轻度掺杂。如下文进一步描述的那样，上半导体层306将用来形成finFET器件的沟道、漏极和源极。在图3中还描绘了将用于图案化硬掩模308的图案化的抗蚀剂层310。在图案化硬掩模之后，然后可以按照图1的块108执行沟槽蚀刻工艺。可以使用各向异性干法蚀刻工艺来执行沟槽蚀刻。沟槽蚀刻可以限定如下竖直鳍形结构，这些结构是finFET器件的特性。按照块110，然后可以执行拐角圆化工艺。然后可以按照块112通过氧化物填充来填充沟槽。可以使用高纵横比氧化物沉积工艺来执行氧化物填充。按照块114，可以应用化学机械抛光(CMP)以平坦化表面。硬掩模可以充当用于CMP的停止层。图4提供根据本专利技术一个实施例的在氧化物填充和化学机械抛光之后第一器件结构的三个横截面图。图4描绘了氧化物填充的沟槽402，这些沟槽使由硬掩模308之下的未蚀刻部分形成的竖直鳍形结构404分隔。如所描述的，竖直鳍形结构404可以朝向其底部变宽，并且可以在缓冲层304之下延伸到阱本文档来自技高网...

【技术保护点】
一种晶体管器件，包括：半导体衬底；缓冲型竖直鳍形结构，形成于所述半导体衬底中，所述竖直鳍形结构包括：上半导体层，包括在漏极区域与源极区域之间的沟道区域，缓冲区域，在所述上半导体层之下，所述缓冲区域具有第一掺杂极性，阱区域的至少部分，具有与所述第一掺杂极性相反的第二掺杂极性，以及至少一个p?n结，在所述缓冲区域与所述阱区域之间，至少部分地覆盖所述竖直鳍形结构的水平横截面；以及栅极堆叠，形成于所述上半导体层的所述沟道区域之上。

【技术特征摘要】
2011.08.19 US 13/214,1021.一种晶体管器件，包括：半导体衬底；缓冲型竖直鳍形结构，形成于所述半导体衬底中，所述竖直鳍形结构包括：上半导体层，包括在漏极区域与源极区域之间的沟道区域，缓冲区域，在所述上半导体层之下，所述缓冲区域具有第一掺杂极性，阱区域的至少部分，具有与所述第一掺杂极性相反的第二掺杂极性，以及至少一个p-n结，在所述缓冲区域与所述阱区域之间，至少部分地覆盖所述竖直鳍形结构的水平横截面；以及栅极堆叠，形成于所述上半导体层的所述沟道区域之上，其中所述阱区域的第一层直接在所述缓冲区域上方，并且所述阱区域的第二层在所述缓冲型竖直鳍形结构的基部处直接在所述缓冲区域下面，使得两个p-n结存在于所述缓冲区域与所述阱区域之间。2.根据权利要求1所述的器件，还包括：氧化物填充的沟槽，与所述竖直鳍形结构相邻。3.根据权利要求2所述的器件，还包括：外延生长层，在所述源极区域和所述漏极区域上。4.根据权利要求3所述的器件，还包括：栅极堆叠间隔物，与所述栅极堆叠相邻，其中所述栅极堆叠间隔物将所述栅极堆叠的栅极电极与所述源极区域和所述漏极区域电隔离。5.根据权利要求1所述的器件，还包括：阱分接，其绕过所述缓冲型竖直鳍形结构并且电连接到所述阱区域。6.根据权利要求1所述的器件，其中所述竖直鳍形结构的所述水平横截面完全由所述p-n结覆盖。7.一种制作finFET器件的方法，所述finFET器件包括半导体衬底上的缓冲型竖直鳍形结构，所述方法包括：至少部分在所述竖直鳍形结构内注入阱区域为第一掺杂极性；以及在所述竖直鳍形结构中注入缓冲区域为与所述第一掺杂极性相反的第二掺杂极性，在所述阱区域的注入和所述缓冲区域的注入之后，形成所述竖直鳍形结构，其中至少一个p-n结形成于所述缓冲区域与所述阱区域之间并且至少部分覆盖所述竖直鳍形结构的水平横截面，其中在所述阱区域内注入所述缓冲区域，使得第一p-n结形成于所述缓冲区域与所述阱区域的第一层之间，并且第二...

【专利技术属性】
技术研发人员：I·拉希姆，J·T·瓦特，徐彦忠，刘令时，
申请(专利权)人：阿尔特拉公司，
类型：发明
国别省市：