制作半导体器件结构的方法技术

本发明专利技术公开了一种制作半导体器件结构的方法，该方法包括：提供具有第一区域和第二区域的前端器件层结构，第一区域和第二区域之间的区域为栅极间隔区；在前端器件层结构的表面形成第一应力层；通过刻蚀去除第一应力层位于第二区域和栅极间隔区的表面的部分；在栅极间隔区、第二区域和第一区域的表面形成第二应力层；去除第二应力层位于第二区域和栅极间隔区表面的部分，获得半导体器件结构；其中，第一应力层的厚度为总应力层的厚度的50％至70％，第二应力层的厚度为总应力层的厚度的50％至30％，总应力层的厚度为第一应力层和第二应力层的厚度之和。采用本发明专利技术的方法可以制备出电学性能较高的CMOS器件结构，有效地提高了制备半导体器件结构的良品率。

【技术实现步骤摘要】

本专利技术涉及半导体制作工艺，特别涉及。
技术介绍
随着集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，半导体器件的尺寸越来越小，操作速度越来越快，改善电路中半导体器件的驱动电流变得越来越重要。现有技术中常利用应力工程向半导体器件结构(如CMOS器件结构)的沟道施加一定的应力，以提高沟道内载流子的迁移率，改善CMOS器件结构的驱动电流。进入45nm工艺技术节点，传统的提高半导体器件结构驱动电流的方法受到了诸多限制(如缩短栅极长度、增加栅极电容等)，通过应力工程改善半导体器件结构的驱动电流已经成为当前的研J Ll ； ^^ O所谓应力工程是指在掺杂区上形成可在衬底上产生应力的应力层，该应力层的应力能够增加源极/漏极中掺杂杂质的活性，进而增加源极/漏极载流子的迁移率。现已证实，沿沟道方向的压应力可以提高空穴的迁移率，而沿沟道方向的张应力可以提高电子的迁移率。针对CMOS器件结构，可以在沿着源极-漏极的方向上，如在N型沟道表面形成可施加张应力的张应力层，以增加电子的迁移率，而在P型沟道表面形成可施加压应力的压应力层，以提高空穴的迁移率。以下结合图IA至图IC举例说明CMOS器件结构表面形成张应力层的过程。图IA至图IC为使用现有技术制备具有张应力层的半导体器件结构的结构示意图。如图IA所示，首先提供前端器件层结构100，该前端器件层结构100包括位于衬底上的NMOS区域IOlN和PMOS区域101P，该NMOS区域IOlN具有第一栅极结构102N，PM0S区域IOlP具有第二栅极结构102P，该第一栅极结构102N包括第一栅极和第一栅极的侧墙，第二栅极结构102P包括第二栅极和第二栅极的侧墙。第一栅极结构102N和第二栅极结构102P的两侧的衬底中分别形成有轻掺杂区、重掺杂区和硅化区。为方便描述，在图IA中，简化了该前端器件层结构100的结构，未绘制出上述的轻掺杂区、重掺杂区和硅化区。NMOS区域IOlN和PMOS区域IOlP之间的区域统称为栅极间隔区。参照图IB所示，在前端器件层结构100的表面沉积一层张应力层103，其覆盖PMOS区域IOlP和NMOS区域101N，该张应力层103的厚度为500埃至1000埃。接着，如图IC所示，在NMOS区域IOlN的张应力层103的表面涂敷光刻胶，并进行曝光、显影等工艺得到第一光刻胶图层104，该第一光刻胶图层104覆盖NMOS区域101N，暴露出PMOS区域IOlP ；然后，如图ID所示，利用第一光刻胶图层104为掩膜刻蚀掉PMOS区域IOlP和栅极间隔区的张应力层103 ；接着，去除第一光刻胶图层104，得到半导体器件结构。然而，随着半导体器件结构进入65nm以下的工艺节点，所述第一栅极结构102N和第二栅极结构102P之间的空间距离变得非常狭小，在这种情况下，难以将栅极间隔区表面的张应力层完全去除，以至于会在如图ID所示的栅极间隔区残留张应力层103’ (图中显示为阴影部分)。若完全去除栅极间隔区内剩余的张应力层103’，进一步的刻蚀过程会损伤第二栅极结构102P，且还可能损伤第一栅极结构102N表面需要保留的张应力层103。若采用上述获取的半导体器件结构制备CMOS器件，会使得具有应力层的CMOS器件的电学性能降低，还会降低获取的半导体器件的良品率。因此，如何使制备的具有应力层的CMOS器件符合实际的工艺要求成为当前需要解决的技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了解决上述栅极间隔区中残余有应力层的问题，本专利技术提出了一种，该方法包括提供具有第一区域和第二区域的前端器件层结构，所述第一区域和所述第二区域之间的区域为栅极间隔区；在所述前端器件层结构的表面形成第一应力层；通过刻蚀去除所述第一应力层位于所述第二区域和所述栅极间隔区的表面的部分；在所述栅极间隔区、所述第二区域和第一区域的表面形成第二应力层；去除所述第二应力层位于所述第二区域和所述栅极间隔区表面的部分，获得所述半导体器件结构；其中，所述第一应力层的厚度为所述半导体器件结构的表面的总应力层的厚度的50%至70%，所述第二应力层的厚度为所述总应力层的厚度的50%至30%，所述总应力层的厚度为所述第一应力层和所述第二应力层的厚度之和。进一步地，所述第一应力层和第二应力层通过化学气相沉积方法形成。进一步地，所述第一区域为NMOS区域，所述第二区域为PMOS区域，所述第一应力层和所述第二应力层均为张应力层。进一步地，所述第一区域为PMOS区域，所述第二区域为NMOS区域，所述第一应力层和所述第二应力层均为压应力层。进一步地，所述第一应力层和所述第二应力层的材料均为氮化硅；或者，所述第一应力层和第二应力层的材料均为碳化硅。进一步地，所述第一应力层的材料和第二应力层的材料是不同的。例如所述第一应力层的材料为氮化硅，第二应力层的材料为碳化硅；或者，所述第一应力层的材料为碳化硅，第二应力层的材料为氮化硅。进一步地，所述第一应力层的厚度为所述总应力层的厚度的50%至60%，其中，所述第一应力层的厚度为200埃至400埃。进一步地，所述第二应力层的厚度为150埃至400埃。本专利技术是对CMOS器件结构上方需要的应力层进行分步沉积，如对NMOS区域或PMOS区域表面需要的应力层(张应力层或压应力层)采用两次间隔开的沉积方式获取需要厚度的应力层，可以有效减少栅极间隔区中的应力层的堆积，使得在后续去除应力层的步4骤中，不会在栅极间隔区中残余任何的应力层，由此可以有效地提高制备的半导体器件结构的电学性能。例如在以下的实施例中，详细说明了半导体器件结构中形成第一张应力层、第二张应力层的过程，其中，第一张应力层和第二张应力层的厚度相对于总的张应力层的厚度来说均是较薄的，故在去除第一张应力层和第二张应力层步骤中可以较好地去除栅极间隔区的第一张应力层和第二张应力层，进而不会损伤保留于NMOS区域的第一张应力层和第二张应力层。通过本专利技术的方法可以有效地提高了制备半导体器件结构的良品率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。在附图中，图IA至图ID为使用现有技术制备具有张应力层的半导体器件结构的示意图；图2A至图21是根据本专利技术的方法中的一个实施例制备具有张应力层的半导体器件结构的示意图；图3A和图:3B分别为现有技术的方法和本专利技术的方法在去除张应力层后获取的半导体器件结构的SEM示意图；图4为通过本专利技术的方法制备具有张应力层的半导体器件结构的步骤流程图。具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底了解本专利技术，将在下列的描述中提出详细的步骤。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：黄敬勇，韩秋华，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：