栅氧化层制作方法技术

本发明专利技术提供一种栅氧化层制作方法，包括下列步骤：提供包含第一区域和第二区域的半导体衬底，在所述的半导体衬底上形成比预定厚度厚10埃至100埃的第一栅氧化层；在第一区域的第一栅氧化层上形成光刻胶层，以所述光刻胶层为掩膜，采用pH值在2至8的湿法刻蚀试剂，去除第二区域半导体衬底上的部分第一栅氧化层，刻蚀后第二区域剩余的第一栅氧化层的厚度范围为10至20埃；去除光刻胶层；采用pH值在2至6的湿法刻蚀剂，去除第二区域剩余的第一栅氧化层；在半导体衬底的第一区域上形成第二栅氧化层。

【技术实现步骤摘要】

本专利技术涉及半导体器件制作工艺，尤其是一种。
技术介绍
随着半导体制造技术的飞速发展，为了达到更快的运算速度、更大的数据存储量 以及更多的功能，半导体芯片朝向更高的器件密度、高集成度方向发展。半导体器件通常包 括作为存储器的核心器件和作为逻辑器件的外围电路，其制作方法如下所述，首先，提供半 导体衬底，所述半导体衬底包括第一区域和第二区域，其中，第一区域通常用于形成逻辑器 件区栅氧化层，第二区域通常用于形成存储单元区栅氧化层，由于逻辑器件区工作电压较 高，因此，第一区域上形成的栅氧化层的厚度通常大于在第二区域上形成的栅氧化层的厚 度；之后，在半导体衬底上形成第一栅氧化层，然后刻蚀去除第二区域上的第一栅氧化层， 并在半导体衬底的第二区域上形成第二栅氧化层，其中，第一栅氧化层的厚度大于第二栅 氧化层的厚度；之后，在第二区域的第二栅氧化层和第一区域的第一栅氧化层上形成多晶 硅栅极；在多晶硅栅极两侧的半导体衬底内形成源极和漏极。其中，形成所述的第一栅氧化层和第二栅氧化层的具体工艺参考附图1至图5所 示。如附图1所示，提供半导体衬底，将半导体衬底分为第一区域100和第二区域110，第一 区域100用于形成控制存储器的逻辑器件，第二区域110用于形成存储器。在半导体衬底 的第一区域100和第二区域110上形成第一栅氧化层102，所述第一栅氧化层的形成工艺例 如为化学气相沉积法，材料例如为氧化硅等，厚度范围为200埃至500埃。参考图2所示， 在半导体衬底的第一区域100的第一栅氧化层102上形成光刻胶层103，之后，如图3所示， 以所述光刻胶层103为掩膜，去除半导体衬底的第二区域110上的第一栅氧化层102，去除 工艺采用湿法刻蚀，之后，参考附图4所示，去除所述光刻胶层103，去除所述光刻胶层103 的工艺为湿法光阻去除工艺。然后，对第二区域的半导体体衬底进行清洗，所述的清洗工艺 例如为RCA预清洗(RCA指是标准清洗法，清洗剂的主要成分为双氧水，氨水，盐酸)。参考 附图5所示，在第二区域110的半导体衬底上形成第二栅氧化层104，所述的第二栅氧化层 104的材料例如为氧化硅，厚度范围为10埃至200埃。在采用湿法工艺去除第二区域第一栅氧化层102的工艺中，湿法刻蚀工艺的刻蚀 剂包含氟化氨，氢氟酸，其PH值范围为2至8，优选的为6至8，这是因为采用所述的刻蚀剂 可以具有较大的工艺窗口，以阻止在湿法刻蚀过程中光刻胶层103发生剥离的缺陷，但是， 所述的刻蚀剂会使半导体衬底表面粗糙度增加，从而导致产品可靠性问题。
技术实现思路
本专利技术解决的问题是现有技术在去除第二区域第一栅氧化层的工艺中对半导体 衬底产生损伤，使半导体衬底表面粗糙度增加，从而导致产品可靠性问题的缺陷。为解决上述问题，本专利技术提供一种，包括下列步骤提供包含第 一区域和第二区域的半导体衬底，在所述的半导体衬底上形成比预定厚度厚10埃至100埃的第一栅氧化层；在第一区域的第一栅氧化层上形成光刻胶层，以所述光刻胶层为掩膜，采 用PH值在2至8的湿法刻蚀试剂，去除第二区域半导体衬底上的部分第一栅氧化层，刻蚀 后第二区域剩余的第一栅氧化层的厚度范围为10至20埃；去除光刻胶层；采用pH值在2 至6的湿法刻蚀剂，去除第二区域剩余的第一栅氧化层；在半导体衬底的第一区域上形成第二栅氧化层。与现有技术相比，本专利技术具有以下优点本专利技术首先在第一区域和第二区域的第一栅氧化层上形成比预定厚度厚10埃至 100埃的第一栅氧化层，然后采用pH值范围在2至8的湿法刻蚀试剂，去除第二区域半导体 衬底上的部分第一栅氧化层，刻蚀后第二区域剩余的第一栅氧化层的厚度范围为10至20 埃，去除光刻胶层之后，采用PH值在2至6的湿法刻蚀剂，去除第二区域剩余的第一栅氧化 层，避免了现有技术中直接采用PH值范围在2至8的湿法刻蚀试剂完全去除第二区域半导 体衬底上的第一栅氧化层导致第二区域的半导体衬底粗糙的缺陷，不会对半导体衬底产生 损伤，保证了第二区域的半导体衬底上形成的第二栅氧化层的质量，因此保证了半导体器 件的器件性能。本专利技术的工艺简单，虽然首先在第二区域的半导体衬底上形成牺牲氧化层，但是 并没有在整个半导体器件的制作过程中引入新步骤和新工艺，而且，整个工艺过程中也没 有增加新的掩膜板，节省了成本并提高了工艺的兼容性。附图说明图1至图5是现有技术半导体器件的截面结构示意图；图6至图11是本专利技术实施例1半导体器件的截面结构示意图；图12是本专利技术实施例1的工艺流程图。具体实施例方式本专利技术的本质在于首先在第一区域和第二区域的半导体衬底上形成比预定厚度 厚10埃至100埃的第一栅氧化层，随后为了避免现有技术去除第二区域上的第一栅氧化层 对半导体衬底的损伤，先按照现有技术刻蚀去除半导体衬底的第二区域上的部分第一栅氧 化层，在去除光刻胶层之后，再采用PH值为2至6的刻蚀试剂去除第二区域上剩余的第一 栅氧化层，防止了对半导体衬底的损伤，也防止了在刻蚀过程中光刻胶层产生剥离。下面结合附图对本专利技术的具体实施方式做详细的说明。实施例1本专利技术一种控制逻辑区栅氧化层厚度的方法，参考附图16所示，包括步骤S101， 提供包含第一区域和第二区域的半导体衬底，在所述的半导体衬底上形成比预定厚度厚10 埃至100埃的第一栅氧化层；步骤S102，在第一区域的第一栅氧化层上形成光刻胶层，以 所述光刻胶层为掩膜，采用PH值在2至8的湿法刻蚀试剂，去除第二区域半导体衬底上的 部分第一栅氧化层，刻蚀后第二区域剩余的第一栅氧化层的厚度范围为10至20埃；步骤 S103，去除光刻胶层；步骤S104，采用pH值在2至6的湿法刻蚀剂，去除第二区域剩余的第 一栅氧化层；步骤S105，在半导体衬底的第一区域上形成第二栅氧化层。参考附图6所示，提供半导体衬底，所述半导体衬底包括第一区域200和第二区域4210，所述半导体衬底较好的是半导体硅，可以为η型或者P型硅。所述第一区域200用于 形成逻辑器件，第二区域210用于形成存储器。继续参考图6，在半导体衬底的第一区域200和第二区域210上形成比预定厚度厚 10埃至100埃的第一栅氧化层201，第一栅氧化层201的形成工艺采用现有技术，例如采用 化学气相沉积工艺或者热氧化工艺，较为优选的是热氧化工艺工艺，形成的第一栅氧化层 201的厚度范围为200埃至500埃。所述的第一栅氧化层201的厚度比预定厚度厚10埃至 100埃的作用在于在半导体衬底的第一区域上保留一定的厚度余量，在湿法刻蚀去除第二 区域剩余的10埃至20埃的第一栅氧化层的工艺中，同时也会去除第一区域的第一栅氧化 层，由于本实施例中第一区域的第一栅氧化层的厚度大于设定厚度，因此不会导致最终形 成的第一栅氧化层的厚度比设定厚度小。所述的第一栅氧化层201的材料例如为氧化硅。参考附图7所示，在第一区域200的第一栅氧化层201上形成光刻胶层205，形成 所述光刻胶层205的工艺例如为旋涂工艺。参考附图8所示，以所述光刻胶层205为掩膜，采用ρΗ值在2至8的湿法刻蚀试 剂，去除半导体衬底的第二区域210上的部分第一栅氧化层，刻蚀后第二区域剩余的第一 栅氧化层201a的厚度范围为10至20埃；本专利技术的一个具体实施方式中，去除第一栅氧化层201本文档来自技高网...

【技术保护点】
１．一种栅氧化层制作方法，其特征在于，包括：提供包含第一区域和第二区域的半导体衬底，在所述的半导体衬底上形成比预定厚度厚１０埃至１００埃的第一栅氧化层；在第一区域的第一栅氧化层上形成光刻胶层，以所述光刻胶层为掩膜，采用ｐＨ值在２至８的湿法刻蚀试剂，去除第二区域半导体衬底上的部分第一栅氧化层，刻蚀后第二区域剩余的第一栅氧化层的厚度范围为１０至２０埃；去除光刻胶层；采用ｐＨ值在２至６的湿法刻蚀剂，去除第二区域剩余的第一栅氧化层；在半导体衬底的第一区域上形成第二栅氧化层。

【技术特征摘要】

【专利技术属性】
技术研发人员：林德成，袁馨，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31