具有屏蔽栅的沟槽栅器件的制造方法技术

本发明专利技术公开了一种具有屏蔽栅的沟槽栅器件的制造方法，包括步骤：步骤一、提供表面形成有硅外延层的硅衬底并进行光刻刻蚀形成沟槽；步骤二、形成底部氧化层和第一层多晶硅；步骤三、对第一层多晶硅进行第一次刻蚀；步骤四、对第一层多晶硅进行第二次刻蚀形成有沟槽底部的第一层多晶硅组成的多晶硅屏蔽栅；步骤五、对多晶硅屏蔽栅进行三氯氧磷扩散掺杂；步骤六、去除多晶硅屏蔽栅顶部的沟槽侧面的和沟槽外的底部氧化层；步骤七、进行热氧化工艺同时形成栅氧化层和多晶硅间氧化膜；步骤八、形成第二层多晶硅。本发明专利技术能提高IPO的厚度，从而能降低器件的漏电流和寄生电容Cgs，提高器件的性能。

Method for manufacturing trench gate device with shield grid

The invention discloses a method for manufacturing a trench gate, the gate device with shielding comprises the steps: step one, formed on the surface of a silicon substrate silicon epitaxial layer and photo etching groove; step two, to form a bottom oxide layer and a first polysilicon layer; step three, for the first time on the first layer of polysilicon etching; step four, the first polysilicon layer second forming a polysilicon gate etching mask the first polysilicon layer is composed of a bottom of the trench; step five, the polysilicon gate shielding diffusion doping three phosphorus oxychloride; the bottom side of the trench oxide layer removal step six, polycrystalline silicon gate at the top of the shield and outside the trench; step seven at the same time, the thermal oxidation process of forming a gate oxide layer and the silicon oxide film is formed between; step eight, second layers of polysilicon. The invention can improve the thickness of the IPO, thereby reducing the leakage current and parasitic capacitance Cgs of the device, and improving the performance of the device.

【技术实现步骤摘要】
具有屏蔽栅的沟槽栅器件的制造方法
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅的沟槽栅器件的制造方法。
技术介绍
如图1F所示，是现有具有屏蔽栅(ShieldGateTrench，SGT)的沟槽栅器件的结构示意图；以N型器件为例，现有具有屏蔽栅的沟槽栅器件的单元结构包括：N型硅外延层102，形成于硅衬底101上。硅衬底101为重掺杂并在背面形成有漏极112，硅外延层102为轻掺杂，用于形成漂移区。在硅外延层102的表面形成有P阱108。一沟槽103穿过P阱108进入到硅外延层102中，沟槽103中填充由多晶硅栅107和多晶硅屏蔽栅105。多晶硅栅107和沟槽103的侧面隔离有栅氧化层106a，多晶硅栅107和多晶硅屏蔽栅105之间隔离有氧化层即多晶硅间氧化膜(Inter-PolyOxide，IPO)106b，多晶硅屏蔽栅105和沟槽103的侧面以及底部表面直接隔离有氧化层即底部氧化层104。源区109形成在P阱108中。多晶硅栅107从侧面覆盖源区109和P阱108，且被多晶硅栅107侧面覆盖的P阱108的表面用于形成连接源区109和底部硅外延层102的沟道。层间膜110将器件覆盖，正面金属层111通过接触孔112和源区109接触引出源极，多晶硅栅107顶部也通过正面金属层111引出栅极；背面金属层113引出漏极。通常，多晶硅屏蔽栅105也通过接触孔112连接到源极，故也将多晶硅屏蔽栅105称为源极多晶硅(SourcePoly)。图1F中只显示了2个沟槽，一个沟槽对应于一个沟槽栅器件的单元结构，沟槽栅器件一般具有多个交替排列的单元结构组成。如图1A至图1F所示，是现有具有屏蔽栅的沟槽栅器件的制造方法各步骤中的器件结构示意图；如图1A所示，首先在硅外延层102中形成沟槽103，在沟槽103中依次形成底部氧化层104和填充多晶硅105。如图1B所示，接着对多晶硅105进行第一次刻蚀也即第一次回刻，该第一次刻蚀将所述沟槽103外部的多晶硅105完全去除，将所述沟槽103中的多晶硅105顶部和所述沟槽103顶部相平。如图1C所示，对多晶硅105进行第二次刻蚀，该第二次刻蚀从所述沟槽103的顶部向下对多晶硅105进行刻蚀，由所述第二次刻蚀后保留于所述沟槽103底部的所述多晶硅105组成多晶硅屏蔽栅105。接着，进行湿法腐蚀去除所述多晶硅屏蔽栅105顶部的所述沟槽103侧面的所述底部氧化层104以及位于所述沟槽外的所述底部氧化层104。如图1D所示，接着形成栅氧化层106a和IPO106b。如图1E所示，最后进行第二层多晶硅107，第二层多晶硅107，将沟槽103内部完全填充。对第二层多晶硅107进行回刻使保留的第二层多晶硅107仅位于沟槽103的顶部并组成多晶硅栅107。接着形成P阱108，源区109，层间膜110，接触孔112，正面金属层111，对正面金属层111进行图形化，形成背面金属层113。在SGTMOSFET中，两个分离多晶硅即多晶硅栅107和多晶硅屏蔽栅105之间的分离poly的结构即多晶硅间氧化膜106b作用至关重要，对器件的漏电流IGSS和寄生电容Cgs等参数影响重大。由上述现有方法可知，现有工艺多晶硅间氧化膜106b和栅氧化层106a同时生长，其中栅氧化层106a是对沟槽103侧面的为单晶结构的硅外延层102氧化形成，多晶硅间氧化膜106b是对多晶硅氧化形成，故如果要增加多晶硅间氧化膜106b厚度，需要提高多晶硅和单晶硅氧化速率差。
技术实现思路
本专利技术所要解决的技术问题是提供一种具有屏蔽栅的沟槽栅器件的制造方法，能提高IPO的厚度，从而能降低器件的漏电流和寄生电容Cgs，提高器件的性能。为解决上述技术问题，本专利技术提供的具有屏蔽栅的沟槽栅器件的制造方法包括如下步骤：步骤一、提供表面形成有硅外延层的硅衬底，采用光刻刻蚀工艺在所述硅外延层的栅极形成区域中形成沟槽。步骤二、在所述沟槽底部表面和侧壁表面形成底部氧化层，所述底部氧化层也延伸到所述沟槽外部的所述硅外延层表面；在所述底部氧化层表面形成第一层多晶硅，所述第一层多晶硅将所述沟槽完全填充。步骤三、对所述第一层多晶硅进行第一次刻蚀，该第一次刻蚀将所述沟槽外部的所述第一层多晶硅完全去除，将所述沟槽中的所述第一层多晶硅顶部和所述沟槽顶部相平。步骤四、对所述第一层多晶硅进行第二次刻蚀，该第二次刻蚀从所述沟槽的顶部向下对所述第一层多晶硅进行刻蚀，由所述第二次刻蚀后保留于所述沟槽底部的所述第一层多晶硅组成多晶硅屏蔽栅。步骤五、对所述多晶硅屏蔽栅进行三氯氧磷(POCl3)扩散掺杂，增加所述多晶硅屏蔽栅表面的掺杂浓度。步骤六、去除所述多晶硅屏蔽栅顶部的所述沟槽侧面的所述底部氧化层以及位于所述沟槽外的所述底部氧化层。步骤七、进行热氧化工艺在所述多晶硅屏蔽栅顶部的所述沟槽侧面形成栅氧化层同时在所述多晶硅屏蔽栅顶部表面形成多晶硅间氧化膜，利用步骤五中增加了所述多晶硅屏蔽栅的表面掺杂浓度的特点增加所述多晶硅屏蔽栅的表面的热氧化速率并使所述多晶硅间氧化膜的厚度增加。步骤八、形成第二层多晶硅，所述第二层多晶硅将形成有所述栅氧化层和所述多晶硅间氧化膜的所述沟槽完全填充，由填充于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。进一步的改进是，步骤八形成所述第二层多晶硅之后还包括对所述第二层多晶硅进行回刻的步骤，该回刻后将所述沟槽外部的所述第二层多晶硅都去除，由保留于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。进一步的改进是，沟槽栅器件包括多个周期交替排列的器件单元结构，步骤一中形成的所述沟槽包括交替排列的多个，每一个所述沟槽栅和一个所述器件单元结构相对应。进一步的改进是，步骤一中所述硅衬底具有第一导电类型重掺杂，所述硅衬底的背面用于形成漏极，所述硅外延层具有第一导电类型轻掺杂，所述硅外延层用于形成沟槽栅器件的漂移区。进一步的改进是，在形成所述多晶硅栅之后，还包括步骤：在所述硅外延层中形成第二导电类型阱区，所述多晶硅栅穿过所述阱区，所述多晶硅栅从侧面覆盖所述阱区并用于在所述阱区侧面形成沟道。进一步的改进是，进行第一导电类型重掺杂注入在所述第二导电类型阱区的表面形成源区。进一步的改进是，还包括步骤：在所述硅衬底正面形成层间膜。采用光刻刻蚀工艺形成穿过所述层间膜的接触孔。形成正面金属层并对所述正面金属层进行图形化形成源极和栅极，所述源极通过对应的接触孔和底部的所述源区连接，所述栅极通过对应的接触孔和底部的所述多晶硅栅连接。进一步的改进是，沟槽栅器件为沟槽栅MOSFET，还包括步骤：对所述硅衬底进行背面减薄。在减薄后的所述硅衬底背面形成第一导电类型重掺杂的漏区。在所述漏区的背面形成背面金属层，由所述背面金属层形成漏极。进一步的改进是，所述多晶硅屏蔽栅也通过对应的接触孔连接到所述源极。进一步的改进是，所述沟槽栅器件为N型器件，第一导电类型为N型，第二导电类型为P型。本专利技术通过在第一层多晶硅进行第二次刻蚀形成多晶硅屏蔽栅之后以及去除多晶硅屏蔽栅顶部的沟槽侧面的底部氧化层以及位于沟槽外的所述底部氧化层之前，进行三氯氧磷扩散掺杂，增加多晶硅屏蔽栅表面的掺杂浓度，这样能够增加多晶硅屏蔽栅顶部表面硅的氧化速率，提高多晶硅屏蔽栅顶部表面硅的氧化速率和沟槽侧面的单晶硅的氧化速率本文档来自技高网...

【技术保护点】
一种具有屏蔽栅的沟槽栅器件的制造方法，其特征在于，包括如下步骤：步骤一、提供表面形成有硅外延层的硅衬底，采用光刻刻蚀工艺在所述硅外延层的栅极形成区域中形成沟槽；步骤二、在所述沟槽底部表面和侧壁表面形成底部氧化层，所述底部氧化层也延伸到所述沟槽外部的所述硅外延层表面；在所述底部氧化层表面形成第一层多晶硅，所述第一层多晶硅将所述沟槽完全填充；步骤三、对所述第一层多晶硅进行第一次刻蚀，该第一次刻蚀将所述沟槽外部的所述第一层多晶硅完全去除，将所述沟槽中的所述第一层多晶硅顶部和所述沟槽顶部相平；步骤四、对所述第一层多晶硅进行第二次刻蚀，该第二次刻蚀从所述沟槽的顶部向下对所述第一层多晶硅进行刻蚀，由所述第二次刻蚀后保留于所述沟槽底部的所述第一层多晶硅组成多晶硅屏蔽栅；步骤五、对所述多晶硅屏蔽栅进行三氯氧磷扩散掺杂，增加所述多晶硅屏蔽栅表面的掺杂浓度；步骤六、去除所述多晶硅屏蔽栅顶部的所述沟槽侧面的所述底部氧化层以及位于所述沟槽外的所述底部氧化层；步骤七、进行热氧化工艺在所述多晶硅屏蔽栅顶部的所述沟槽侧面形成栅氧化层同时在所述多晶硅屏蔽栅顶部表面形成多晶硅间氧化膜，利用步骤五中增加了所述多晶硅屏蔽栅的表面掺杂浓度的特点增加所述多晶硅屏蔽栅的表面的热氧化速率并使所述多晶硅间氧化膜的厚度增加；步骤八、形成第二层多晶硅，所述第二层多晶硅将形成有所述栅氧化层和所述多晶硅间氧化膜的所述沟槽完全填充，由填充于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。...

【技术特征摘要】
1.一种具有屏蔽栅的沟槽栅器件的制造方法，其特征在于，包括如下步骤：步骤一、提供表面形成有硅外延层的硅衬底，采用光刻刻蚀工艺在所述硅外延层的栅极形成区域中形成沟槽；步骤二、在所述沟槽底部表面和侧壁表面形成底部氧化层，所述底部氧化层也延伸到所述沟槽外部的所述硅外延层表面；在所述底部氧化层表面形成第一层多晶硅，所述第一层多晶硅将所述沟槽完全填充；步骤三、对所述第一层多晶硅进行第一次刻蚀，该第一次刻蚀将所述沟槽外部的所述第一层多晶硅完全去除，将所述沟槽中的所述第一层多晶硅顶部和所述沟槽顶部相平；步骤四、对所述第一层多晶硅进行第二次刻蚀，该第二次刻蚀从所述沟槽的顶部向下对所述第一层多晶硅进行刻蚀，由所述第二次刻蚀后保留于所述沟槽底部的所述第一层多晶硅组成多晶硅屏蔽栅；步骤五、对所述多晶硅屏蔽栅进行三氯氧磷扩散掺杂，增加所述多晶硅屏蔽栅表面的掺杂浓度；步骤六、去除所述多晶硅屏蔽栅顶部的所述沟槽侧面的所述底部氧化层以及位于所述沟槽外的所述底部氧化层；步骤七、进行热氧化工艺在所述多晶硅屏蔽栅顶部的所述沟槽侧面形成栅氧化层同时在所述多晶硅屏蔽栅顶部表面形成多晶硅间氧化膜，利用步骤五中增加了所述多晶硅屏蔽栅的表面掺杂浓度的特点增加所述多晶硅屏蔽栅的表面的热氧化速率并使所述多晶硅间氧化膜的厚度增加；步骤八、形成第二层多晶硅，所述第二层多晶硅将形成有所述栅氧化层和所述多晶硅间氧化膜的所述沟槽完全填充，由填充于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。2.如权利要求1所述的具有屏蔽栅的沟槽栅器件的制造方法，其特征在于：步骤八形成所述第二层多晶硅之后还包括对所述第二层多晶硅进行回刻的步骤，该回刻后将所述沟槽外部的所述第二层多晶硅都去除，由保留于所述沟槽顶部的所述第二层多晶硅组成多晶硅栅。3.如权利要求1或2所述的具有屏蔽栅的沟槽栅器件的制造方法，其特征...

【专利技术属性】
技术研发人员：丛茂杰，陈晨，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31