栅极再氧化方法及半导体结构的制造方法技术

一种栅极再氧化方法及半导体结构的制造方法。所述栅极再氧化方法，包括：在图案化栅电极层及栅极介电层形成栅极叠层结构后，进行氧化工艺，在栅极叠层结构及衬底表面形成氧化层，所述氧化工艺采用纯氧气体氛围，所述氧化工艺的温度小于或等于800℃。所述栅极再氧化方法减少了再氧化工艺后氧化层厚度的差异。因此，避免了对后续制程产生不利影响。

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域，特别涉及栅极再氧化方法及半导体结构的制造 方法。
技术介绍
多晶硅栅极经常利用于金属氧化物半导体(MOS)的制造工艺中，典型的多晶硅栅 极工艺中，首先依次形成栅极介电层及多晶硅层，随后图案化所述栅极介电层及多晶硅层， 以形成由栅极介电层及其上的多晶硅层构成的栅极叠层结构。形成所述栅极叠层结构的图案化过程，例如干法蚀刻，会对于栅极介电层及多晶 硅层造成损伤。对于栅极介电层的损伤会影像栅极介电层的完整性，进而引起栅极介电层 的可靠性问题。而对于多晶硅层的损伤也会导致MOS器件的漏电流问题增加。为解决上述图案化过程对多晶硅层及栅介电层的损伤，现有技术采用了多晶硅的 再氧化(re-oxidation)工艺。具体地说，在图案化所述栅极介电层和多晶硅层之后，进行 氧化工艺，在栅极叠层结构表面及衬底上形成氧化层。通过多晶硅的再氧化工艺，可增加栅 极介电层的完整性，并可修补多晶硅层的损伤。目前，关于多晶硅的再氧化工艺有多种适应不同需求的技术，例如美国专利 US7544561B2中就公开了一种氮化多晶硅的再氧化工艺，其通过在栅极叠层结构表面先形 成氧化层，再对所形成的氧化层进行氮化处理，使得所形成的氧化层转变为氮化氧化层，并 去除有源区部分的氮化氧化层，以提供具有较好可靠性及性能的MOS器件。然而，在对现有技术再氧化工艺后的氧化层的检测时发现，PMOS和NMOS栅极叠层 结构对应的氧化层的厚度，特别是多晶硅层顶部的氧化层的厚度差异相当显著。并且，对于 NMOS栅极叠层结构，其经过再氧化工艺后对应的氧化层，在多晶硅层顶部及多晶硅层侧壁 部分的厚度也存在相当显著的差异。该氧化层的厚度差异将对后续制程产生不利影响。
技术实现思路
本专利技术解决现有技术再氧化工艺后，多晶硅层各部分对应的氧化层厚度差异显 著，影响后续制程的问题。为解决上述问题，本专利技术提供一种栅极再氧化方法，包括在图案化栅电极层及栅 极介电层形成栅极叠层结构后，进行氧化工艺，在栅极叠层结构及衬底表面形成氧化层，所 述氧化工艺采用纯氧气体氛围，所述氧化工艺的温度小于或等于800°C。可选地，所述氧化工艺的温度为650 700°C。本专利技术还提供一种半导体结构的制造方法，包括在衬底上依次形成栅极介电层 及栅电极层，以及图案化栅电极层及栅极介电层形成栅极叠层结构，以及，在图案化栅电极 层及栅极介电层形成栅极叠层结构后，进行氧化工艺，在栅极叠层结构及衬底表面形成氧 化层，所述氧化工艺采用纯氧气体氛围，所述氧化工艺的温度小于或等于800°C。可选地，所述氧化工艺的温度为650 700°C。与现有技术相比，上述具有以下优点 较低的反应温度及不含氢的纯氧气体氛围可以减小再氧化工艺中的氧化反应速度，从而减 少再氧化工艺后氧化层厚度的差异。因此，避免了对后续制程产生不利影响。附图说明图1是本专利技术栅极再氧化工艺应用于CMOS器件制造的部分半导体结构的实施例 流程图。图2至图6是本专利技术栅极再氧化工艺应用于CMOS器件制造的部分半导体结构的 制造过程实施例示意图。具体实施例方式综合研究现有技术可以发现，现有技术在形成NMOS栅极叠层结构时，通常会对作 为栅电极的多晶硅层掺杂，以达到减小电阻的目的。然而，由于所述掺杂的过程多采用离子 注入的方式，经过离子注入后的多晶硅层在再氧化工艺中会更有利于氧的渗透。从而，掺杂 后的多晶硅层，特别是其表面的氧化反应的速度相较于未掺杂的多晶硅层会快的多。相对 地，PMOS的栅极叠层结构中的多晶硅层通常不会进行掺杂处理。因此，NMOS栅极叠层结构 在经过再氧化工艺后，其表面的氧化层厚度就会远大于PMOS栅极叠层结构的氧化层厚度。 而通过生产实践还可知，在温度越高的情况下，氧化反应的速度越快，相应地，单位时间内 生成的氧化层也越厚。此外，对比现有技术再氧化工艺中所采用的几种氧化技术还可发现，湿氧氧化相 对于干氧氧化，其氧化反应的速度更快。并且，经实验证实，在含氢气的气体氛围中进行的 氧化反应比在不含氢气的气体氛围中进行的氧化反应的速度更快。因此，可知氢气对于氧 化反应也有加速作用。基于上述研究，本专利技术通过减小氧化反应的速度来减少前述的氧化层厚度差异。 根据本专利技术的一种实施方式，所述栅极再氧化方法，包括在图案化栅电极层及栅极介电层 形成栅极叠层结构后，进行氧化工艺，在栅极叠层结构及衬底表面形成氧化层，所述氧化工 艺采用纯氧气体氛围，所述氧化工艺的温度小于或等于800°C。上述栅极再氧化方法的实施方式中，通过较低的反应温度，以及不含氢的纯氧气 体氛围，来减小再氧化过程中的氧化反应速度，从而减少再氧化工艺后氧化层厚度的差异。以下结合附图并通过CMOS器件的制造过程中部分半导体结构的制造过程举例来 进一步说明本专利技术栅极再氧化方法。参照图1所示，所述半导体结构的制造过程包括执行步骤Si，提供衬底；执行步 骤s2，在衬底上依次形成栅极介电层、栅电极层及掩模层；执行步骤s3，形成掩模图形，并 以掩模图形依次蚀刻栅电极层、栅极介电层形成NMOS和PMOS器件的栅电极层及栅极介电 层；执行步骤s4，进行栅极再氧化工艺，采用纯氧气体氛围，温度小于或等于800°C。参照图2所示，提供衬底10。所述衬底10包括有源区100和有源区200。有源区 100可用于制造NMOS器件，有源区200可用于制造PMOS器件。相邻的有源区100及200通 过衬底10中的隔离结构11互相隔离。所述隔离结构11可以为例如浅沟槽隔离(STI)结 构。所述衬底10可包括块状硅或其他适用的材料，例如绝缘体上硅(SOI)。所述衬底10可被轻掺杂。参照图3所示，在衬底10上形成栅极介电层12。所述栅极介电层12可以采用氧 化硅、氮氧化硅等介电材料。以氧化硅为例，可以通过热氧化的方法形成。在栅极介电层12上形成栅电极层13。所述栅电极层13的材料可以采用多晶硅。 所述多晶硅可以通过例如化学气相沉积(CVD)的方法形成。在栅电极层13上形成掩模层14。所述掩模层14可以为硬掩模，例如采用氮化硅 材料构成的硬掩模。所述氮化硅可以通过例如化学气相沉积的方法形成。可选地，在形成掩模层14前，也可对有源区100中的栅电极层13进行掺杂，以降 低NMOS器件的栅电极层13的电阻。具体地说，遮蔽有源区200，并进行离子注入。所注入 的离子可以为磷⑵等。可选地，基于实际设计需求，在形成掩模层14前，也可对有源区200中的栅电极层 13进行掺杂，以降低PMOS器件的栅电极层13的电阻。具体地说，遮蔽有源区100，并进行 离子注入。所注入的离子可以为硼(B)等。参照图4所示，在形成掩模层14后，蚀刻掩模层14形成掩模图形104、204。所述 掩模图形104、204用于定义后续形成的NMOS及PMOS器件的栅电极层及栅介电层的形状。参照图5所示，分别以掩模图形104、204为掩模，依次蚀刻栅电极层13及栅介电 12，形成栅电极层103、栅介电层102，构成NMOS器件的栅极叠层结构，以及形成栅电极层 203、栅介电层202，构成PMOS器件的栅极叠层结构。所述蚀刻可以采用干法蚀刻的方法。在所述蚀刻结束后，去除掩模图形104、204。参照图6所示，进行栅极再氧化工艺，在衬底10表面及NMOS器件、PM本文档来自技高网...

【技术保护点】
一种栅极再氧化方法，包括：在图案化栅电极层及栅极介电层形成栅极叠层结构后，进行氧化工艺，在栅极叠层结构及衬底表面形成氧化层，其特征在于，所述氧化工艺采用纯氧气体氛围，所述氧化工艺的温度小于或等于８００℃。

【技术特征摘要】

【专利技术属性】
技术研发人员：何有丰，胡亚兰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31