I/O单元及集成电路芯片制造技术

一种I/O单元及集成电路芯片。所述I/O单元包括：N型静电放电保护电路、P型静电放电保护电路、焊盘以及I/O逻辑电路，其中N型静电放电保护电路和P型静电放电保护电路横向相邻，焊盘覆盖部分N型静电放电保护电路和P型静电放电保护电路，I/O逻辑电路与焊盘、N型静电放电保护电路、P型静电放电保护电路构成的叠层结构纵向相邻，N型静电放电保护电路与接地线相连，P型静电放电保护电路与电源线相连。所述I/O单元的面积较小，相应提供给集成电路芯片的核心电路区域的可布局布线面积更大，减小了核心电路区域布局布线的难度。在核心电路面积一定的情况下，包括所述I/O单元的集成电路芯片具有更小的面积。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路设计领域，特别涉及I/O单元及集成电路芯片。
技术介绍
随着半导体器件功能的日趋复杂及尺寸的日趋减小，其所能承受的静电放电 (ESD，Electro Static Discharge)电压的上限值也不断减小。因而，在半导体集成电路设 计时，经常采用各种静电放电保护设计对于集成电路芯片内部的半导体器件进行保护。目前，比较常用的一种静电放电保护设计是在集成电路芯片的输入/输出(I/ 0)单元中集成静电放电保护电路，并将所述静电放电保护电路与I/O单元中的相应焊盘 (PAD)相连。图1为现有技术的一种I/O单元的结构示意图。参照图1所示，所述I/O单元 包括纵向相邻分布的焊盘10、N型静电放电保护电路20、P型静电放电保护电路30及I/ 0逻辑电路40。其中，N型静电放电保护电路20指由NMOS管构成的静电放电保护电路，P 型静电放电保护电路30指由PMOS管构成的静电放电保护电路，I/O逻辑电路40通常包括 一些输入/输出的接口电路，例如电压泵等。所述N型静电放电保护电路20处布局有接地 线50，所述P型静电放电保护电路30处布局有电源线60。所述N型静电本文档来自技高网...

【技术保护点】
一种Ｉ／Ｏ单元，其特征在于，包括：Ｎ型静电放电保护电路、Ｐ型静电放电保护电路、焊盘以及Ｉ／Ｏ逻辑电路，其中Ｎ型静电放电保护电路和Ｐ型静电放电保护电路横向相邻，焊盘覆盖部分Ｎ型静电放电保护电路和Ｐ型静电放电保护电路，Ｉ／Ｏ逻辑电路与焊盘、Ｎ型静电放电保护电路、Ｐ型静电放电保护电路构成的叠层结构纵向相邻，Ｎ型静电放电保护电路与接地线相连，Ｐ型静电放电保护电路与电源线相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：单毅，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31