静电放电保护电路制造技术

一种静电放电保护电路，包括：第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。所述电路减小了静电放电保护电路的寄生电容的电容值，改善了被保护集成电路的高频特性。

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别涉及静电放电保护电路。
技术介绍
如今，随着集成电路制造技术的发展，CMOS集成电路的特征尺寸越来越小。然而， 随之而来的，集成电路对于静电放电(ESD，Electrostatic Discharge)的保护能力也越来越弱，即随着器件特征尺寸的缩小，器件承受静电电压的能力也在下降。并且，由于集成电路所处的工作环境中的静电并不会因为集成电路尺寸的缩小而有任何改变，因此，与大尺寸集成电路相比，现今采用深亚微米制造工艺制造的集成电路更容易受到静电放电的影响而损坏。集成电路组件中首先遭遇静电放电的通常为直接耦接至集成电路芯片的焊垫或端子的输入/输出电路。因而，静电放电保护电路通常也与输入/输出电路相连。目前，可控硅整流器(SCR，Silicon Controlled Rectifier)由于具有良好的静电放电保护特性以及相对较小的器件面积而被广泛应用于集成电路的静电放电保护电路上。通常都是通过设计器件结构来生成寄生的可控硅整流器来提供静电放电保护。在例如申请号为200610108738. 5的中国专利申请中就提及了一种寄生可控硅整流器的电路。参照图1所示，所述寄生可控硅整流器110包括，连接到集成电路的第一电极 116，所述第一电极116和第一接地端(未标示)之间的寄生PNP管112，所述寄生PNP管 112和第一接地端之间的寄生电阻120，所述第一电极116和第二接地端(未标示)之间的寄生NPN管114，以及所述寄生NPN管114和第一电极116之间的寄生电阻118。但是在实际中发现上述电路在正常情况(无静电放电发生)时，相对于被保护集成电路来说具有电容性负载，所述电容负载能够衰减被保护集成电路的输入和输出信号以及性能，特别是应用于高频时对被保护集成电路的开关速度影响更大，因此需要一种静电放电保护电路，能够降低在正常工作情况下对被保护集成电路的电容负载
技术实现思路
本专利技术解决的问题是提供一种静电放电保护电路，能够降低在正常工作情况下对被保护集成电路的电容负载。为解决上述问题，本专利技术提供一种静电放电保护电路，包括第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。可选地，所述第一电源端电压高于第二电源端电压，所述第一电源端与相邻的二极管的阴极相连，所述第二电源端与相邻的二极管的阳极相连。可选地，所述第一电源端电压低于所述第二电源端电压，所述第一电源端与一个二极管的阳极相连，所述第二电源端与一个二极管的阴极相连。可选地，所述第一电源端和焊垫端之间串联的二极管数目为2 4，第二电源端和焊垫端之间串联的二极管数目为1 4。与现有技术相比，本专利技术具有以下优点提供一种静电放电保护电路，所述静电放电保护电路在第一电源端和焊垫端之间串联至少两个二极管。由于串联的二极管串的电容值比单个二极管的电容值小，从而在无静电放电发生时，对被保护集成电路的电容负载大大降低，改善了被保护集成电路高频时的开关特性。附图说明图1是现有技术的静电放电保护器件结构示意图。图2是本专利技术第一实施例的静电放电保护电路示意图。图3是图2所示电路的结构示意图。图4是本专利技术第二实施例的静电放电保护电路示意图。图5是图4所示电路的结构示意图。图6是本专利技术第三实施例的静电放电保护电路示意图。图7是图6所示电路的结构示意图。具体实施例方式专利技术人发现，现有技术的可控硅整流器静电放电保护电路的内部具有较大寄生电容，不适合于保护高频应用的集成电路，专利技术人提供具有串联的二极管的静电放电保护电路，降低了静电放电保护电路的电容值，减小了无静电放电时对于被保护集成电路的电容性负载。本专利技术提供的静电放电保护电路包括第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。在实际中，所述第一电源端电压可以高于第二电源端电压，或者第一电源端电压低于第二电源端电压。当所述第一电源端电压高于第二电源端电压时，所述第一电源端与相邻的二极管的阴极相连，所述第二电源端与相邻的二极管的阳极相连；当所述第一电源端电压低于所述第二电源端电压时，所述第一电源端与相邻的二极管的阳极相连，所述第二电源端与相邻的二极管的阴极相连。假设第一电源端与焊垫端之间的电容值为Cl，第二电源端与焊垫端之间的电容值为C2，静电放电保护电路对被保护集成电路的电容性负载值C = C1+C2。专利技术人发现，第一电源端与焊垫端之间串联的二极管的数目越多，第一电源端与焊垫端之间的电容值Cl越小；同时第二电源端与焊垫端之间也可以串联二极管，并且串联的二极管数目越多，第二电源端与焊垫端之间的电容值C2也越小。所述静电放电保护电路的电容性负载C也越小。因此，从减小电容性负载值的角度考虑，所述第一电源端和焊垫端之间串联的二极管数目为2 个以上，第二电源端和焊垫端之间串联的二极管数目为1个以上，因此，所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的总的数目应该大于等于3。同时专利技术人还发现，所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的总的数目大于8时，静电放电保护电路相对于被保护集成电路的达林顿效应增强。电阻性负载增大，将会导致被保护集成电路的漏电流增大，开关速度下降。因此所述第一电源端与焊垫端之间、第二电源端与焊垫端之间串联的二极管的数目总数应该小于等于8。较为优选地，所述第一电源端和焊垫端之间串联的二极管数目优选为2 4，第二电源端和焊垫端之间串联的二极管数目优选为1 4。下面将结合具体的实施例对所述专利技术的电路进行具体的说明。第一实施例请参考图2，图2是本专利技术第一实施例的静电放电保护电路示意图。所述静电放电保护电路包括第一电源端Vdd、第二电源端Vss以及焊垫端I^d。所述第一电源端Vdd所接电压高于第二电源端Vss的电压。所述第一电源端Vdd通常作为被保护集成电路的工作电源。所述第二电源端Vss通常作为被保护集成电路的接地端。所述焊垫端Pad作为被保护集成电路的输入输出端。作为一个实施例，所述第一电源端Vdd与焊垫端Pad之间串联两个二极管，分别是第一二极管Dl、第二二极管D2 ；所述第二电源端Vss与焊垫端Pad之间串联一个二极管，所述二极管是第三二极管D3。其中所述第一电源端Vdd与所述第二二极管D2的阴极相连，所述第二电源端Vss与所述第三二极管D3的阳极相连。根据实际情况，所述第一电源端Vdd 与焊垫端Pad之间以及第二电源端Vss与焊垫端Pad之间还可以包括更多的二极管，如果第一电源端Vdd与焊垫端Pad之间以及第二电源端Vss与焊垫端Pad之间串联更多的二极管串，被保护集成电路的电容性负载值会下降更多，但是对被保护集成电路的电阻性负载值会增大。因此，通常所述第一电源端Vdd与焊垫端Pad之间串联的二极管数目优选为2 4个，所述第二电源端Vss与焊垫端Pad之间串联的二极管数目优选为1 4个。本领域相关技术人员可以根据实际进行选择，在此不做一一列举。下面将对所述的静电放电保护电路的结构进行说明。请参考图3，图3是图2所示电路的结构示意图。所述静电放电保护电路形成于半导体衬底300内。所述半导体衬底 300具有P型导本文档来自技高网...

【技术保护点】
１．一种静电放电保护电路，其特征在于，包括：第一电源端、第二电源端和焊垫端，所述第一电源端和焊垫端之间串联至少两个二极管，所述第二电源端和焊垫端之间串联至少一个二极管。

【技术特征摘要】

【专利技术属性】
技术研发人员：俞大立，刘志纲，刘晶，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31