静电放电保护电路、操作方法和设计结构技术

本发明专利技术公开了一种增强的基于导通时间SCR的静电放电(ESD)保护电路及其操作方法和设计结构。所述增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路包括与NPN基极串联的集成JFET。

【技术实现步骤摘要】

本专利技术涉及一种可控硅整流器(SCR)，更具体地涉及一种增强的具有集成 JFET (结场效应管)的基于导通时间SCR的静电放电(ESD)保护电路、操作方法以及设计结构。
技术介绍
二极管串触发的可控硅整流器(SCR)正变为用于高频I/O的主要静电放电(ESD) 器件，并且其在小电压岛电源(低电压应用)上的使用正变得越来越流行。然而，这样的器件具有矛盾的需求。例如，ESD器件要求低触发电流，但，对于SCR的常规操作需要较高的 SCR触发电流，以避免错误触发，而在ESD事件期间快速导通(turn-on)。图Ia示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD) 器件的示意图。更具体地，图Ia示出了三个一串的二极管的双井ESD DTSCR的示意图。在此表示中，三个二极管串联，并且第四个二极管在SCR的主体中。SCR还包括电阻器Rpw和电阻器foiw。本领域的技术人员应该理解，该三个二极管的串确定DTSCR的触发点电压。即，该二极管串控制导通SCR的电压。例如，在操作中，触发(Itrig) 二极管串来控制电压，以便导通SCR。而且，在操作中，在正模式ESD事件期间，ESD DTSCR将ESD电流释放到地上。图Ib示出了图Ia的传统的基于DTSCR的静电放电(ESD)器件的布局视图。更具体地，图Ib示出了具有交叉耦接的双极晶体管的、与触发二极管集成的SCR的剖面图。在图 Ib中，SCR包括P阱中的P+扩散和N+扩散(PNP)、以及N阱中的P+扩散和N+扩散(NPN)。 电阻器Rpw被提供在P阱中，以及电阻器Rnw在N阱中。应该很好理解，电流(Itrig)的幅度与衬底电阻成比例。图2示出了图Ia和图Ib的传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图。如该图中所示，在Von处，图Ia的四个二极管被导通，并且SCR开始传导电流。 在Vtrig、Itrig处，二极管中有足够的电流，以便使SCR进入导通状态。S卩，触发(Itrig) 二极管串来导通SCR。在Vh、H1处，电流不再传导通过二极管。而是，在此阶段，电流传导通过SCR，以通过PNPN接地端子而接地。如上所注，电流Itrig的幅度与衬底电阻Rpw成比例。即，Itrig被Rpw控制。如此，如果期望Itrig较低，则必须使提高的衬底电阻(Rpw)较高。而且，如果期望Itrig较高以触发SCR，则必须具有较低的Rpw，其将需要较大的外部二极管。但，较大的外部二极管耗费面积与电容。例如，参考图lb，为了提高Rpw和降低Itrig，必须将Rpw向图Ib的左侧移动，从而增加了结构的总面积，其进一步浪费宝贵的衬底资源。因此，本领域中存在克服上述缺陷和限制的需求。
技术实现思路
在本专利技术的第一方面中，增强的基于导通时间可控硅整流器(SCR)的静电放电3(ESD)保护电路包括与NPN基极串联的集成JFET。在本专利技术的另一方面中，增强的包括与NPN基极串联的集成JFET的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路的操作包括通过使JFET器件的电阻增加而降低触发电流。在本专利技术的另一方面中，提供了在机器可读存储介质中有形实施的设计结构，用于设计、制造或测试集成电路。该设计结构包括本专利技术的结构。在其它实施例中，在机器可读数据存储介质上编码的硬件描述语言(HDL)设计结构包括元素，当在计算机辅助设计系统中处理所述元素时，所述元素生成具有集成JFET的基于SCR的ESD保护器件的机器可执行表示，该ESD保护器件包括本专利技术的结构。在其它实施例中，在计算机辅助设计系统中提供用于生成具有集成JFET的基于SCR的ESD保护器件的功能设计模型的方法。该方法包括生成具有集成JFET的基于SCR的ESD保护器件的结构元素的功能表示。附图说明下面，参照多个附图，以本专利技术的示例实施例的非限制性示例的方式，在详细描述中说明本专利技术。图Ia示出了传统的基于二极管串触发的可控硅整流器(DTSCR)的静电放电(ESD) 器件的示意图；图Ib示出了图Ia的传统的基于DTSCR的静电放电(ESD)器件的剖面布局视图；图2示出了传统的基于DTSCR的静电放电(ESD)器件的、电压对比电流的图；图3示出了根据本专利技术的方面的、具有集成JFET器件的基于DTSCR的静电放电 (ESD)器件的示意图；图4示出了根据本专利技术的方面的、具有集成JFET器件的基于DTSCR的静电放电 (ESD)器件的、电压对比电流的图；以及图5是在半导体设计、制造以及/或者测试中使用的设计处理的流程图。 具体实施例方式本专利技术涉及可控硅整流器(SCR)，并且更具体地涉及增强的具有集成JFET的基于导通时间SCR的静电放电(ESD)保护电路、操作方法以及设计结构。有利地，与NPN基极串联的JFET的使用在常规芯片操作期间允许低电阻接触，从而其在防止SCR错误触发上有利。另一方面，与NPN基极串联的JFET的使用在ESD事件期间允许高电阻(夹断(pinch off) JFET)接触，从而其在降低触发电流/电压上有利。后一特征减少了 SCR的导通时间。 因此，在实施例中，JFET在常规操作期间允许“低电阻”(例如，在I/O垫片上约为3V或更小)，而在ESD事件期间产生高电阻(例如，在I/O垫片上约为4至5V)。图3示出了根据本专利技术的方面的、具有集成JFET器件的基于DTSCR的静电放电 (ESD)器件的示意图。具体地，DTSCR 10包括三个二极管串联的二极管串12。DTSCR 10 还包括JFET器件14，其与P阱中的电阻器16串联。在操作中，当栅极电压较高时，可以将 JFET设计为使该电阻较高，其降低触发电流Itrig;然而，当栅极电压较低时，可以将JFET 设计为使该电阻较低。图3还示出了连接到传统I/O垫片18的DTSCR 10。I/O垫片18可以连接到任何类型的I/O电路20。在实施例中，P阱电阻器16由I/O垫片18进行栅极控制。在实施例中，JFET器件14可以具有在3V至5V范围中的夹断电压。JFET器件14 的夹断将提高SCR电阻，其接着降低触发电流Itrig。较低的触发电流对于ESD事件是有利的。此外，JFET器件14具有比“导通”电阻高约三个数量级或更多的“关断”电阻。因此， JFET器件14在常规操作期间允许到NPN的基极的“低”电阻，而在ESD事件期间允许“高” 电阻，对于这里所讨论的理由，这两者都是有利的。更具体地，在操作中，当I/O垫片电压较低(例如约OV至3V)时，JFET器件14将类似旁路或低电阻器件。在功能模式期间，例如，I/O垫片电压约0至3. 6V，JFET器件14 类似导通器件，从而提供到地的低电阻。因此，当I/O垫片电压为约0至3. 6V时(例如，功能模式)，Itrig可以较高，因为JFET器件14是导通的。在非ESD模式中，该电阻在低电阻状态中(例如，约OV至3. 6V)。在此模式中，JFET器件14不被夹断。图4示出了根据本专利技术的方面的、具有集成JFET器件的基于DTSCR的静电放电 (ESD)器件的、电压对比电流的图。更具体地，图4示出了图3的DTSCR的操作。如所示的， 在具有JFET的情况，触发电流Itrig更低。因此，本领域的技术人员本文档来自技高网...

【技术保护点】
１．一种增强的基于导通时间可控硅整流器（ＳＣＲ）的静电放电（ＥＳＤ）保护电路，其包括与ＮＰＮ基极串联的集成ＪＦＥＴ。

【技术特征摘要】
2010.05.18 US 12/782,2961.一种增强的基于导通时间可控硅整流器(SCR)的静电放电(ESD)保护电路，其包括与NPN基极串联的集成JFET。2.如权利要求1所述的静电放电保护电路，其中，所述JFET防止SCR错误触发。3.如权利要求1所述的静电放电保护电路，其中，所述JFET在ESD事件期间允许高电阻接触，其与常规操作相比降低了触发电流/电压。4.如权利要求3所述的静电放电保护电路，其中，所述JFET减少所述SCR的导通时间。5.如权利要求3所述的静电放电保护电路，其中，在ESD事件期间夹断所述JFET。6.如权利要求3所述的静电放电保护电路，其中，当所述JFET的夹断栅极电压在3V至 5V的范围中时，形成所述高电阻接触。7.如权利要求1所述的静电放电保护电路，其中，与ESD事件相比，所述JFET在常规操作期间允许低电阻。8.如权利要求7所述的静电放电保护电路，其中，所述低电阻在I/O垫片上包括大约 3V或更小。9.如权利要求1所述的静电放电保护电路，其中，所述JFET器件与ρ阱电阻器串联，并且接地节点由I/O垫片进行栅极控制。10.如权利要求1所述的静电放电保护电路，其中，所述JFET器件具有比导通电阻高约三个数量级的关断电阻。11.如权利要求1所述的静电放电保护电路，其中，所述...

【专利技术属性】
技术研发人员：小约翰B坎皮，张舜华，基兰V查蒂，小罗伯特J高蒂尔，穆贾西德穆罕麦德，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US