非易失性存储器件及其制造方法技术

本发明专利技术涉及一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底之上形成隧道绝缘层；去除隧道绝缘层的形成在半导体衬底的隔离区之上的部分，来形成使半导体衬底的一部分暴露的隧道绝缘图案；在隧道绝缘图案和半导体衬底的暴露部分之上形成单晶材料的第一导电层；以及在第一导电层之上形成第二导电层。

【技术实现步骤摘要】

本专利技术的示例性实施例总体而言涉及制造非易失性存储器件的方法，更具体而言 涉及制造非易失性存储器件的浮置栅的方法。
技术介绍
NAND快闪存储器件(即，非易失性存储器件)包括串联耦合以形成单位串的多个 存储器单元。NAND快闪存储器件在代替其他的记忆棒、通用串行总线(Universal Serial Bus, USB)驱动器和硬盘来使用的方面以及NAND快闪存储器件的应用正在不断增长和扩展。为改善现有的非易失性存储器单元的阈值电压分布的均勻性，浮置栅由第一导电 层和第二导电层形成。例如，第一导电层可以由未掺杂的多晶硅层形成，第二导电层可以由 掺杂的多晶硅层形成。在未掺杂的多晶硅层的情况下，由于未掺杂的多晶硅层具有比掺杂 的多晶硅层小的晶粒尺寸，因而形成了小的氧化物谷(oxide valley)，并且由于小的氧化 物谷而产生了低的Fowler-Nordheim(FN)电流。然而，由于每单位面积的氧化物谷的数量 可能增加，因此在晶粒尺寸比普通多晶硅的晶粒尺寸小的纳米晶粒多晶硅中，根据有效临 界尺寸而出现的FN电流的偏移更加均勻。然而，即使可以使用纳米晶粒多晶硅，但是由于 根据晶粒尺寸而在FN隧穿电流方面存在差异，这导致非易失性存储器单元的阈值电压和 电学特性的不规则性。
技术实现思路
本专利技术的一个示例性实施例涉及一种制造非易失性存储器件的方法，其能够通过 在半导体衬底上形成由单晶材料制成的用于浮置栅的导电层来改善非易失性存储器件的 电特性。根据本专利技术的一个方面，一种制造非易失性存储器件的方法包括以下步骤在半 导体衬底之上形成隧道绝缘层；去除隧道绝缘层的形成在半导体衬底的隔离区之上的部 分，来形成使半导体衬底的一部分暴露的隧道绝缘图案；在隧道绝缘图案和半导体衬底的 暴露部分之上形成单晶材料的第一导电层；以及在第一导电层之上形成第二导电层。在形成第二导电层之后，所述方法还优选地包括以下步骤在第二导电层上形成 硬掩模图案，其中所述硬掩模图案使第二导电层的在隔离区中的部分暴露；使用硬掩模图 案对第二导电层、第一导电层、隧道绝缘层和半导体衬底执行刻蚀工艺，以在各个隔离区中 形成沟槽；以及用绝缘层填充沟槽，以形成隔离层。优选地，使用选择性外延生长法来形成第一导电层。第一导电层优选地包括单掺杂硅层。 第一导电层优选地完全覆盖隧道绝缘层。 所述方法优选地还包括以下步骤在形成第一导电层之后，执行抛光工艺，以使第 一导电层的上表面平坦化。优选地，第一导电层与第二导电层一起形成浮置栅。每个隧道绝缘图案的开口部分的宽度优选地等于或小于每个隔离区的宽度。根据本专利技术的另一个方面，一种非易失性存储器件包括形成在半导体衬底之上 的隧道绝缘图案；形成在隧道绝缘图案之上的单晶材料的第一导电层；以及形成在第一导 电层之上的第二导电层。第一导电层优选地使用选择性外延生长法来形成。第一导电层优选地包括单掺杂硅层。优选地，第一导电层与第二导电层一起形成浮置栅。根据本专利技术的另一个方面，一种制造非易失性存储器件的方法包括以下步骤在 半导体衬底之上形成隧道绝缘层；去除隧道绝缘层的形成在半导体衬底的隔离区中的部 分，来使半导体衬底的一部分暴露；使用选择性外延生长法在半导体衬底的暴露部分之上 形成第一导电层，其中第一导电层完全地覆盖半导体衬底的暴露部分和隧道绝缘层的上表 面；执行刻蚀工艺，以使第一导电层的上表面平坦化；以及在第一导电层的平坦的上表面 上形成第二导电层，以形成由第一导电层与第二导电层一起形成的浮置栅。在形成浮置栅之后，所述方法优选地还包括以下步骤在第二导电层之上形成硬 掩模图案并使隔离区开放；以及使用硬掩模图案作为刻蚀掩模执行刻蚀工艺，来去除第二 导电层的一部分、第一导电层的一部分、隧道绝缘层的一部分和半导体衬底的一部分，以形 成沟槽。每个隧道绝缘图案的开口部分的宽度等于或小于每个隔离区的宽度。优选地，使用化学机械抛光工艺执行所述刻蚀工艺。第一导电层优选地包括单掺杂硅层。附图说明图IA至IH是说明根据本专利技术的示例性实施例的制造非易失性存储器件的方法的 截面图。具体实施例方式下面参照附图详细描述本专利技术的示例性实施例。提供这些附图是为了使本领域普 通技术人员能理解本专利技术的本实施例的范围。图IA至IH是说明根据本专利技术的示例性实施例的制造非易失性存储器件的方法的 截面图。参见图1A，在半导体衬底10(例如，硅衬底)之上形成隧道绝缘层20。隧道绝缘 层20优选地是氧化物层或氧氮化物(oxynitride)层。例如，可以在半导体衬底10之上形 成氧化物层，并且可以通过使氮(N)与氧化物层结合而形成氧氮化硅层。在这种情况下，可 以改善非易失性存储器件的电荷击穿(charge breakdown,Qbd)特性、FN特性、应力特性、热载流子注入特性和耐久特性。参见图1B，在隧道绝缘层20之上形成光致抗蚀剂图案30。在此，要形成有各个隔 离层的区域在光致抗蚀剂图案30中被暴露。参见如1C，执行用于去除由光致抗蚀剂图案30所暴露的隧道绝缘层20的第一刻 蚀工艺，从而形成隧道绝缘图案20a。优选地通过干法刻蚀工艺来执行第一刻蚀工艺。尤其 地，隧道绝缘图案20a的开口部分的宽度优选地等于或小于稍后要形成的隔离层的宽度。 接着，去除剩余的光致抗蚀剂图案30。参见图1D，在由隧道绝缘图案20a所暴露的半导体衬底10之上选择性地形成用于 浮置栅的第一导电层40。第一导电层40由单晶材料形成，优选地使用单掺杂选择性外延生 长(single doped selective epitaxial growth,D-SEG)法来形成。在此,第一导电层 40 的厚度由于隧道绝缘图案20a和选择性外延生长法而可能是不规则的。外延层优选地完全 覆盖隧道绝缘层20并优选地具有比期望的目标更高的高度。参见图1E，可以在具有不规则厚度的第一导电层40上执行化学机械抛光(CMP)工 艺或其他合适的工艺，从而使第一导电层40的上表面平坦化。参见图1F，在第一导电层40上形成用于浮置栅的第二导电层50。优选地使用掺 杂的多晶硅层来形成第二导电层50。参见图1G，在第二导电层50之上的存储器单元的有源区中形成硬掩模图案60。在 此，要形成有隔离层的区域通过硬掩模图案60而被暴露。参见图1H，使用硬掩模图案60对第二导电层50、第一导电层40、隧道绝缘图案 20a和半导体衬底10执行第二刻蚀工艺，从而在要形成有隔离层的各个区域中形成沟槽。 优选地通过干法刻蚀工艺执行第二刻蚀工艺。虽然未图示，可以通过这样的方式来形成非易失性存储器件，S卩，在用于隔离层的 沟槽之内形成绝缘层，从而形成隔离层，然后形成电介质层(未图示)和用于控制栅的导电 层(未图示)。根据本专利技术，第一导电层由单晶材料的导电层形成。因此，可以抑制因晶粒尺寸而 导致的存储器单元的阈值电压的偏移，从而可以改善非易失性存储器件的电特性和循环特 性。权利要求1.一种制造非易失性存储器件的方法，包括以下步骤 在半导体衬底之上形成隧道绝缘层；去除所述隧道绝缘层的形成在所述半导体衬底的隔离区之上的部分，来形成使所述半 导体衬底的一部分暴露的隧道绝缘图案；在所述隧道绝缘图案和所述半导体衬底的暴露部分之上形成单晶材料的第一导电层；以及在所述第一导电层之上本文档来自技高网...

【技术保护点】
１．一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底之上形成隧道绝缘层；去除所述隧道绝缘层的形成在所述半导体衬底的隔离区之上的部分，来形成使所述半导体衬底的一部分暴露的隧道绝缘图案；在所述隧道绝缘图案和所述半导体衬底的暴露部分之上形成单晶材料的第一导电层；以及在所述第一导电层之上形成第二导电层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄胜民，金铉修，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR