分栅闪存单元及其制造方法技术

一种分栅闪存单元制造方法，包括：提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅；在选择栅两侧形成源、漏区。相应地，本发明专利技术的实施例还提供通过上述方法所形成的分栅闪存单元。采用本发明专利技术的实施例可以降低分栅闪存单元的编程电压，并且有利于器件的小型化。

【技术实现步骤摘要】

本专利技术的实施例涉及闪速存储器，特别涉及。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(闪存，flash memory)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有高集成度、较快的存取速度、易于擦除和重写等多项优点，因而在微机、 自动化控制等多项领域得到了广泛的应用。闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层 (oxide)；而闪存在控制栅(CG control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(Refloating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。闪存中的分离栅存储器具有很多优点，例如可以避免漏电流而导致的过擦除问题，具有低编程电压，而且编程效率高。图1给出现有分离栅存储器的存储单元(分栅闪存单元)的结构示意图。每个分栅闪存单元包括二个存储晶体管200和与之相邻的字线 300 (WL :word line)，每个存储晶体管200是一个存储子单元，并且两个存储晶体管200共用字线300，所述存储晶体管200包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102 ；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。但是随着半导体技术工艺节点不断向前推进，工艺线宽进一步减小，基于传统浮栅结构的闪存正在遭遇严重的技术难点。主要原因为由于隧穿介质层的持续减薄，漏电现象越发严重，限制了闪存的可缩小化，导致闪存的密度难以提高。并且受隧穿介质层厚度可缩小化的限制，使得传统闪速存储器编程电压的降低受到很大的约束，因此现有闪速存储器编程电压比较大。
技术实现思路
本专利技术的实施例解决的问题是提供编程电压小，有利于器件小型化的。为解决上述问题，本专利技术的实施例提供一种分栅闪存单元制造方法，包括提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅；在选择栅两侧形成源、漏区。可选地，存储层的材料为硅纳米晶。可选地，所述硅纳米晶的颗粒直径为5-20nm。可选地，所述硅纳米晶的形成工艺为低压化学气相沉积工艺或者炉管纳米晶生长方法。可选地，形成所述硅纳米晶的工艺参数为，温度500-1200°C，气压0. 001-0. 5torr, 反应气体为SiH4、PH3、He，气体流量为20-500sccm。可选地，形成选择栅的步骤包括在字线和选择栅电极层表面形成侧墙介质层； 依次刻蚀所述侧墙介质层和选择栅电极层，形成覆盖字线侧壁的侧墙和选择栅。可选地，所述隧穿氧化层的厚度为10-50埃。可选地，所述顶部氧化层的厚度为70-120埃。可选地，沟槽深度的范围是100-1000埃。相应地，本专利技术的实施例还提供通过上述方法得到的分栅闪存单元，包括半导体衬底，所述半导体衬底内形成有沟槽；依次形成在所述沟槽表面的隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；形成于半导体衬底表面，且位于字线两侧的选择栅；形成于选择栅两侧的源、漏区。可选地，所述存储层的材料是硅纳米晶。可选地，所述硅纳米晶的颗粒直径为5-20nm。与现有技术相比，本专利技术的实施例具有以下优点综上，本专利技术的实施例在半导体衬底内形成存储层，编程时，电子在外加电压的作用下，沿着半导体衬底内选择栅沟道的方向移动，穿过隧穿氧化层进入存储层中。因为电子由半导体衬底进入存储层的过程不需要改变运动方向，或者运动方向改变的角度很小，所以有效降低了编程电压，提高了编程效率，并且有利于器件的小型化。此外，本专利技术的实施例以纳米晶存储数据，所以对数据采用的是局域化分离存储， 任何局部的隧穿氧化层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿氧化层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。附图说明图1是现有分栅存储单元的结构示意图。图2是本专利技术的一个实施例所提供的分栅闪存单元制造方法的流程示意图。图3至图10是本专利技术一个实施例所提供的分栅闪存单元制造方法的剖面示意图。具体实施例方式由
技术介绍
可知，现有闪速存储器的编程电压较大，并且器件小型化受到限制。本专利技术的专利技术人针对上述问题进行研究，发现现有闪速存储器编程时，半导体衬底内部的热电子需要在编程电压的作用下，沿垂直于半导体衬底的方向隧穿进入存储层。因为需要改变电子的运动方向，所以编程电压比较大，并且不利于器件的小型化。专利技术人经过进一步研究，在本专利技术的实施例中提供一种。本专利技术的实施例所提供的分栅闪存单元制造方法，包括提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅；在选择栅两侧形成源、漏区。采用本专利技术的实施例所提供的分栅闪存单元制造方法可以提高闪存的编程效率， 并且有利于闪存小型化。为使本专利技术的实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术的实施例。但是本专利技术的实施例能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术的实施例内涵的情况下做类似推广，因此本专利技术的实施例不受下面公开的具体实施的限制。其次，本专利技术的实施例利用示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。图2是本专利技术的一个实施例所提供的分栅闪存单元、制造方法的流程示意图，包括步骤S101，提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层和研磨停止层；步骤S102，依次刻蚀所述研磨停止层、选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；步骤S103，在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线多晶硅层；步骤S104，对所述字线多晶硅层进行平坦化处理，直至暴露研磨停止层，形成字线.一入 ，步骤S105，去除研磨停止层，并形成覆盖选择栅电极层和字线的侧墙介质层；步骤S106，刻蚀所述侧墙介质层，形成侧墙；步骤S107，依次刻蚀所述选择栅电极层、选择栅栅介质层，形成选择栅；步骤S108，以所述侧墙为掩膜，在选择栅两侧形成源、漏区。参考图3，执行步骤SlOl，提供半导体衬底200，所述半导体衬本文档来自技高网...

【技术保护点】
１．一种分栅闪存单元制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层；依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅；在选择栅两侧形成源、漏区。

【技术特征摘要】
1.一种分栅闪存单元制造方法，其特征在于，包括提供半导体衬底，所述半导体衬底表面依次形成有选择栅栅介质层、选择栅电极层； 依次刻蚀所述选择栅电极层、选择栅栅介质层、半导体衬底，在所述半导体衬底内形成沟槽；在所述沟槽表面依次形成隧穿氧化层、存储层、顶部氧化层，以及填充满所述沟槽的字线；在字线两侧形成选择栅； 在选择栅两侧形成源、漏区。2.依据权利要求1的分栅闪存单元制造方法，其特征在于，所述存储层的材料为硅纳米晶。3.依据权利要求2的分栅闪存单元制造方法，其特征在于，所述硅纳米晶的颗粒直径为 5_20nmo4.依据权利要求2的分栅闪存单元制造方法，其特征在于，所述硅纳米晶的形成工艺为低压化学气相沉积工艺或者炉管纳米晶生长方法。5.依据权利要求2的分栅闪存单元制造方法，其特征在于，形成所述硅纳米晶的工艺参数为，温度500-1200°C，气压0. 001-0. 5torr,反应气体为SiH4、PH3、He，反应气体流量为 20-500sccm。6.依据权利...

【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31