一种分栅闪存单元制造方法，包含：提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面形成有隧穿层、纳米晶层、阻挡层、控制栅；在第二区域衬底内形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。相应地，本发明专利技术还提供利用上述方法形成的分栅闪存单元。利用本发明专利技术所提供的分栅闪存单元及其制造方法采用局域化分离电荷存储数据，有利于实现器件的小型化，此外，利用本发明专利技术所提供的分栅闪存单元及其制造方法可以降低编程电压，降低功耗，并且可以克服短沟道效应。
【技术实现步骤摘要】
本专利技术涉及半导体工艺领域，特别涉及一种。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(Refloating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出现有分栅存储单元的结构示意图。每个分栅存储单元包括二个存储晶体管110和与之相邻的字线120 (WL =Word line)，每个存储晶体管110是一个存储子单元，并且两个存储晶体管110共用字线120，所述存储晶体管110包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102 ；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。但是现有的分栅闪存单元编程电压比较大，并且器件小型化受到限制。
技术实现思路
本专利技术解决的问题是提供一种编程电压比较小，并且有利于器件小型化的分栅闪存单元及其制造方法。为解决上述问题，本专利技术提供一种分栅闪存单元制造方法，包含提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、纳米晶层、阻挡层、控制栅；在第二区域衬底内形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。优选地，形成位于第二区域的字线的步骤包括形成覆盖衬底表面的隧穿层；在所述隧穿层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述隧穿层和衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。优选地，形成位于第二区域的字线的步骤包括依次形成覆盖衬底表面的隧穿层、纳米晶层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。优选地，沟槽深度的范围是100-1000埃。优选地，字线的宽度小于0. 18毫米。优选地，所述隧穿层的材料是二氧化硅。优选地，所述隧穿层的厚度的范围是50-100埃。优选地，所述刻蚀停止层的材料是氮化硅。优选地，所述衬底为ρ型衬底，所述衬底还包含依次位于衬底表面的η型埋层和P阱，所述字线嵌入所述P型阱。优选地，所述纳米晶层的厚度的范围是50-200埃。优选地，所述阻挡层的材料是二氧化硅。优选地，所述阻挡层的厚度的范围是100-500埃。优选地，所述纳米晶为硅纳米晶。相应地，本专利技术还提供一种分栅闪存单元，包含衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域；部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；依次位于第一区域衬底表面的隧穿层、纳米晶层、阻挡层、控制栅；纳米晶层、控制栅与字线以隔离介质层隔开隔离；在控制栅与字线相对的两侧的源、漏区。优选地，所述侧墙的材料是二氧化硅。优选地，所述隧穿层的厚度的范围是50-100埃。优选地，所述衬底为ρ型衬底，所述衬底还包含依次位于衬底表面的η型埋层和ρ阱，所述字线嵌入所述P型阱。与现有技术相比，本专利技术具有以下优点第一，本专利技术采用相互分离的纳米晶存储数据，也就是采用局域化分离电荷存储数据，所以任何局部的隧穿层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。第二，本专利技术在不造成有源区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。第三、分栅闪存单元沟道垂直于纳米晶层，沟道中热电子运行方向与纳米晶层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。附图说明图1是现有分栅闪存单元结构示意图；图2是本专利技术所提供的分栅闪存单元制造方法流程示意图；图3为本专利技术的一个实施例的流程示意图；图4为形成嵌入第二区域的字线的步骤的流程示意图5至图12是本专利技术的实施例的示意图。具体实施例方式由
技术介绍
可知，现有分栅闪存单元编程电压比较大，并且器件小型化受到限制。本专利技术的专利技术人研究发现，现有的分栅闪存单元采用多晶硅为存储介质，其采用与一般栅极相同的多晶硅，因此能够很好的与传统工艺兼容，但由于其可导性，为确保存储器件的数据保持力，必须保证无任何氧化物缺陷，因此隧穿层的厚度不能进一步减薄(一般要大于70埃)，这样就不利于工作电压的降低，从而导致器件尺寸的缩小受到限制。专利技术人经过进一步研究，在本专利技术中提供一种分栅闪存单元及其制造方法。图2是本专利技术所提供的分栅闪存单元制造方法流程示意图，本专利技术所提供的分栅闪存单元制造方法包括以下步骤S101，提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、纳米晶层、阻挡层、控制栅；S102，在第二区域衬底内形成沟槽；S103，在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；S104，在控制栅与字线相对的两侧形成源、漏区。所述第一区域用于在后续工艺中形成存储晶体管，所述第二区域用于在后续工艺中形成字线，字线和控制栅的形成次序可以根据工艺需要进行调整，不应当以字线和控制栅的形成次序来限制本专利技术的保护范围。本专利技术所提供的分栅闪存单元制造方法具有以下优点第一，本专利技术采用相互分离的纳米晶存储数据，所以任何局部的隧穿层缺陷不会导致明显的器件性能的漂移，因此可以在一定限度内减薄隧穿层的厚度，从而有利于器件尺寸的缩小，并且具有低编程电压、低功耗、快速读写等优良特性。第二，本专利技术在不造成有源区硅消耗的前提下实现长字线沟道，从而克服现有光刻工艺的限制，并且克服了短沟道效应。第三、分栅闪存单元沟道垂直于纳米晶层，沟道中热电子运行方向与纳米晶层正交，从而能够在较低控制栅电压下实现器件的编程，提高器件的编程效率。下面结合附图和实施方式对本专利技术所提供的本专利技术所提供的分立栅快闪存储器制造方法进行详细描述。图3是本专利技术的一个实施例所提供的分栅闪存单元制造方法流程示意图，本实施例包括S201，提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述衬本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：曹子贵，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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