分离栅快闪存储单元及其制造方法技术

一种非易失性存储单元，其包括：　　　　一半导体衬底；　　　　一井区域，其以一第一类掺杂剂注入而形成于该半导体衬底中；　　　　一第一掺杂区域，其以一第二类掺杂剂注入而形成于该半导体衬底中；　　　　一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并且以一第二类掺杂剂注入而形成于该半导体衬底中，该第二掺杂区域还包括一以该第一类掺杂剂所注入的第三区域；　　　　一第一介电层，其被设置于该半导体衬底上；　　　　一浮极，其被设置于该第一介电层上，并延伸于该井区域与该第二掺杂区域的一部分上；　　　　一第二介电层，其被设置于该浮极上；以及　　　　一控制极，其被设置于该第一介电层和该第二介电层上。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术大致是关于一种非易失性存储单元结构及其制造方法，尤其是关于一种分离栅非易失性存储单元及该非易失性存储单元的多重自我收敛可编程方法。
技术介绍
在一现有的分离栅快闪存储器或电可擦除可编程只读存储器(EEPROM)，即所谓的非易失性存储器中，可以通过将电子储存在存储器的浮极进行编程。在特定的偏压条件下，半导体衬底内的电子可以隧道穿过设置于该浮极与半导体衬底之间的一薄氧化层，以允许电荷存储在该浮极内。隧道穿过电子可以通过现有热电子注入方式或Fowloer-Nordheim隧道穿过方式产生。在一现有的热电子注入方式中，一高电压被施加到存储器的控制极(字□线)，同时一低或零电压被施加到漏极(位元线)。当设置在存储器内源极与漏极区域之间的沟道区域内的电子，获得一高于设置于沟道与浮极间的薄氧化层的能量障碍电位的能量标准时，有些电子会隧道穿过薄氧化层并注入浮极。然而，并不是沟道区内的所有电子都会获得足以隧道穿过薄氧化层的能量，电子隧道穿过薄氧化层的概率与控制极和漏极区域间的电压差成正比。此外，在该浮极将出现与控制极和漏极区域之间电压差成正比的电荷数目。这些电荷在浮极下方的沟道区施加一电场，该电场即产生所谓的临界电压，临界电压决定一存储单元是否储存任何资料或数值。举例说来，为“0”的逻辑数值可通过设定一个高临界电压表示，而为“1”的逻辑数值可通过设定一个低临界电压表示。图1所示是一现有分离栅快闪存储单元10的横截面图。存储单元10包括一P型井(well)12、一源极14、一漏极16、一浮极18以及一控制极20。漏极16还包括一低掺杂N型区域16-1与一高掺杂N型区域16-2，以形成一N/N+漏极。漏极16被连接至一位元线(BL)，源极14被连接至一源极线(SL)，同时控制极20被连接至一字口线(WL)。一般说来，存储器单元10的不同临界电压可通过提供一固定电压至控制极20并调节提供至漏极16的电压而产生。存储器单元10可通过Fowloer-Nordheim隧道穿过方式擦除。通过这种方式提供一高电压(如14伏)至控制极20，提供一零电压至漏极16、源极14、及P型井12；在此条件下，储存在由多晶硅材料构成的浮极18内的电子隧道穿过介电层22至同样由多晶硅材料构成的控制极20。因此，Fowloer-Nordheim也被称为多晶硅层对多晶硅层隧道穿过(poly-to-polytunneling)方式。在读取操作时，提供大约3伏电压至控制极20，提供2伏至漏极16，且源极14与P型井12接地。为了实现源极侧热电子注入方式以利于可编程，一临界电压(如1伏)被提供至控制极20，一高电压(如11伏)被提供至漏极16，且源极14与P型井12接地。为判断存储单元是否已经被编程到一所要的数值，现有的存储单元可以被编程一预先设定的时间周期，存储单元的数值接着被验证，同时存储单元可以被重复编程，直到达到所要的数值。这是一种叠代程序。另一种方式，可将一非常小的电压施加至位元线BL，一验证浮极上的电位。此程序持续到浮极上的电位达到所需的数值。不论采取哪一种方式，现有的编程技术由于重复编程与存储单元的验证，因而极其费时且难以控制。此外，现有的分离栅快闪存储单元只执行一个一位编程操作，如“0”或“1”。然而，由于大型存储器编程容量及快速的资料读取速度的需求与日俱增，存储单元必须执行多重编程操作并能够快速的读取所储存的资料。
技术实现思路
为此，本专利技术提出一种能够多重编程的新型分离栅非易失性存储单元，及制造分离栅非易失性存储单元的方法，其实质上解决了由于相关技术工艺的限制与缺点所导致的一个或更多的问题。本专利技术的更多特点与优点将在以下的说明中提出，同时通过以下叙述而更加明白或通过实施本专利技术而被了解。本专利技术的目的与其它优点将在以下叙述与专利申请范围中的结构、方法与附图而被实现。为完成这些与其它优点，同时根据所实施与所广泛说明的本专利技术的目的，提供一种非易失性存储单元，其包括一半导体衬底；一井区域，其以一第一类掺杂剂注入形成于该半导体衬底中；一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并以一第二类掺杂剂注入形成于该半导体衬底中，该第二掺杂区还包括一以该第一类掺杂剂注入的第三区；一第一介电层，其被设置在该半导体衬底上；一浮极(floating gate)，其被设置在该第一介电层上，并延伸于该井区域与第二掺杂区域的一部分上；一第二介电层，其被设置在该浮极上；以及一控制极，其被设置于该第一介电层与第二介电层上。一方面，本专利技术的该第二掺杂区域形成一具有该井区域的寄生晶体管。另一方面，本专利技术当该浮极电压达到一预设位准时，该寄生晶体管导通。又一方面，本专利技术的该寄生晶体管放大该存储单元的输出信号。再一方面，本专利技术的该存储单元还包括一形成于该第二掺杂区上的金属触点，其中该金属触点被电耦合至该第三区域并与该第二掺杂区域隔离。又根据本专利技术，在半导体衬底上提供一种非易失性存储产品，其包括一存储单元；该存储单元包括一井区域，其掺杂有一第一掺杂剂；一漏极区域，其具有一掺杂有一第一类掺杂剂的第一区域以及一掺杂有一第二类掺杂剂的第二区域，其中该第二区域与该井区域接续；一源极区域，其被形成但与该漏极区域有间隔并与该井区接续；一浮极，其被设置于该井区域、该漏极区域、与该源极区域上；以及一控制极，其被形成于该浮极上。该存储产品还包括一寄生晶体管，其被形成于该存储单元内，其中该存储单元在存储单元的编程过程中达到一种自我收敛的状态。在本专利技术的一方面，该存储单元的漏极区域提供有至少一电压电位，以获得该存储单元内的至少一临界电压。还根据本专利技术，提供一种非易失性存储产品，其包括一半导体衬底，其包括一井区域，其由一第一类掺杂剂加以注入；一第一掺杂区域，其由一第二类掺杂剂加以注入；以及一第二掺杂区域，其被形成但与第一掺杂区域有所间隔，并以一第二类掺杂剂加以注入，该第二掺杂区域包括一以该第一类掺杂剂所注入的第三区域，其中该第二掺杂区与该井区域形成一寄生晶体管。该非易失性存储产品还包括一浮极，其被设置于该半导体衬底以及该第二掺杂区域的一部分上；一控制极，其被设置于该浮极的一部分上；一第一电压源，用于提供一第一电压至该第二掺杂区域；以及一第二电压源，用于提供一第二电压至该控制极，其中在该存储单元的编程过程中，该第一电压高于该第二电压，且在达到一预设编程电位时，该寄生晶体管导通从而终止编程。在本专利技术的一方面，该寄生晶体管导通以将该第一电压放电至一实质上等于该第二电压电位的电位，以终止编程。根据本专利技术，是提供一种编程一非易失性存储单元的自我收敛方法，其包括提供一非易失性存储单元，其包括一具有一井区域的半导体衬底；提供一寄生晶体管于该半导体衬底内；提供足以感应该存储单元编程的一第一电压；提供一浮极于该半导体衬底上方；提供一控制极于该半导体衬底与该浮极上方；提供一第二电压至该控制极，其中该第一电压高于该第二电压；以及提供一预设的编程参数于该浮极中，在达到该预设编程参数时，该寄生晶体管终止编程。在本专利技术的一方面，提供一寄生晶体管于该半导体衬底内的步骤包括提供一第一掺杂区域于该半导体衬底内；提供一第一掺杂区域于该半导体衬底内；提供一第二掺杂区域于具有一第一类掺杂剂的该第一掺杂区域内；以及提供一第三掺杂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性存储单元，其包括一半导体衬底；一井区域，其以一第一类掺杂剂注入而形成于该半导体衬底中；一第一掺杂区域，其以一第二类掺杂剂注入而形成于该半导体衬底中；一第二掺杂区域，其被形成但与该第一掺杂区域有所间隔，并且以一第二类掺杂剂注入而形成于该半导体衬底中，该第二掺杂区域还包括一以该第一类掺杂剂所注入的第三区域；一第一介电层，其被设置于该半导体衬底上；一浮极，其被设置于该第一介电层上，并延伸于该井区域与该第二掺杂区域的一部分上；一第二介电层，其被设置于该浮极上；以及一控制极，其被设置于该第一介电层和该第二介电层上。2.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域为一漏极区域而且所述第一掺杂区域为一源极区域。3.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域被耦合至一个位元线。4.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域形成一具有所述井区区域的寄生晶体管。5.根据权利要求4所述的非易失性存储单元，其特征在于当所述浮极的电平达到一预设的电平时，所述寄生晶体管导通。6.根据权利要求4所述的非易失性存储单元，其特征在于所述寄生晶体管放大所述存储单元的输出信号。7.根据权利要求1所述的非易失性存储单元，其特征在于所述第二掺杂区域与所述井区域放大所述存储单元的输出信号。8.根据权利要求4所述的非易失性存储单元，其特征在于所述寄生晶体管为一PNP晶体管。9.根据权利要求1所述的非易失性存储单元，其特征在于所述非易失性存储单元还包括一金属触点，其形成于所述第二掺杂区域上，并被电耦合至所述第三区域，同时与所述第二掺杂区域隔离。10.一种非易失性存储产品，其被形成于一半导体衬底上，该半导体衬底包括一存储单元，所述存储单元包括一井区域，其掺杂有一第一掺杂剂；一漏极区域，其具有一掺杂有一第一掺杂剂的第一掺杂区域以及一掺杂有一第二类掺杂剂的第二掺杂区域，其中所述第二区域与所述井区域接续；一源极区域，其被形成但与所述漏极区域有所间隔，同时与所述井区域接续；一浮极，其被设置于所述井区域、所述漏极区域、与所述源极区域上；一控制极，其被形成于所述浮极上；以及一寄生晶体管，其被形成于所述存储单元内，其中所述存储单元在所述存储单元编程过程中达到一个自我收敛状态。11.根据权利要求10所述的非易失性存储产品，其特征在于所述寄生晶体管放大所述存储单元的输出信号。12.根据权利要求10所述的非易失性存储产品，其特征在于所述存储单元的所述漏极区域被提供有至少一个电压电平，以获得所述存储单元内的至少一个临界电压。13.根据权利要求12所述的非易失性存储产品，其特征在于所述至少一个临界电压在编程过程中获得所述存储单元的至少一个自我收敛状态。14.根据权利要求10所述的非易失性存储产品，其特征在于所述源极区域与所述井区域在编程过程中接地。15.根据权利要求10所述的非易失性存储产品，其特征在于所述控制极被耦合至一电压源，以在编程过程中提供一阶梯函数。16.一种非易失性存储产品，其包括一半导体衬底，其包括一井区域，其以一第一类掺杂剂加以注入；一第一掺杂区域，其以一第二类掺杂剂加以注入；以及一第二掺杂区域，其被形成但与第一掺杂区域有所间隔，并以一第二掺杂剂加以注入，所述第二掺杂区域包括一以所述第一类掺杂剂所注入的第三区域，其中所述第二掺杂区域与所述井区形成一寄生晶体管；一浮极，其被设置于所述半导体衬底以及所述第二掺杂区域的一部分上；...

【专利技术属性】
技术研发人员：杨青松，吕联沂，陈炳勳，徐清祥，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：