编程分栅位单元制造技术

本公开涉及编程分栅位单元。一种编程分栅存储器的方法，将电压不同地应用于选择的单元和取消选择的单元的端子。对于通过耦合于选择的行和选择的列被编程的单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压，编程是通过将漏极端子耦合于导致了分栅存储单元导电的电流吸收器以及将所述源极端子耦合于第三电压而实现的。对于通过未耦合于选择的行而未被编程的单元，非编程是通过将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压但足够低以阻止编程的第四电压而维持的，其中所述分栅存储单元在所述读期间被取消选择。

【技术实现步骤摘要】
【专利摘要】本公开涉及编程分栅位单元。一种编程分栅存储器的方法，将电压不同地应用于选择的单元和取消选择的单元的端子。对于通过耦合于选择的行和选择的列被编程的单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压，编程是通过将漏极端子耦合于导致了分栅存储单元导电的电流吸收器以及将所述源极端子耦合于第三电压而实现的。对于通过未耦合于选择的行而未被编程的单元，非编程是通过将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压但足够低以阻止编程的第四电压而维持的，其中所述分栅存储单元在所述读期间被取消选择。【专利说明】编程分栅位单元
本专利技术通常涉及存储器NVM，更具体地说涉及编程分栅位单元(split gate bitcell)0
技术介绍
分栅非易失性存储器(NVM)例如包括分栅闪存装置，提供了优于堆叠栅装置的优势。分栅闪存单元表现出了未被选择但是在选择的行上或在选择的列上的存储单元的减少的编程干扰。通常，不管对选择的单元执行的操作如何，选择的行上或选择的列上的单元最可能表现出干扰效应。虽然分栅闪存单元已大幅减少了在选择的行上或在选择的列上的单元的编程干扰问题，未被选择的行/未被选择的列的单元上的擦除位的编程干扰是是主要干扰机制。这些单元在分栅设计中易受影响的原因之一是应用于未被选择的单元的特定应力比应用于被选择的行/未被选择的列上或未被选择的行/被选择的列上的单元的应力适用于更多的周期。【专利附图】【附图说明】本专利技术通过举例的方式说明并没有被附图所限制，在附图中类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，不一定按比例绘制。图1根据本专利技术的一个实施例，以方框图的形式说明了有存储阵列的存储系统。图2根据本专利技术的一个实施例，以示意图的形式更详细地说明了图1的存储阵列的一部分。图3以表格的形式说明了在编程存储系统期间应用于图1的阵列的各个位单元的示例编程电压。图4根据本专利技术的一个实施例，说明了图1的存储阵列的位单元的分栅装置的截面图。【具体实施方式】在编成分栅NVM中的选择的分栅存储单元期间，未被选择的擦除位的应用偏差可能导致一个或多个未被选择的擦除位在非有意地被编程。编程干扰通常是由带带(band toband)载流子生成以及源极到漏极泄漏电流引起的，其中泄漏可能导致电子在非有意地被注入分栅NVM的未被选择的擦除位。随着技术的进步和分栅存储单元的选择栅氧化物厚度的减小，带带载流子生成变为更占主导地位的编程干扰源。因此，在一个实施例中，为了减少编程干扰，应用于存储器的未被选择的行上的存储单元的选择栅极(例如，字线)的偏置电压被设置为特定选择栅极偏置电压，从而减少了带带载流子生成。在一个实施例中，该选择栅极偏置电压是大于在读操作期间应用于取消选择的分栅存储单元的选择栅极的电压的电压。在编程期间应用于未被选择的行上的存储单元的选择栅极偏置电压减小了这些分栅存储单元的间隙区域内的频带偏移(band bending)。所述频带偏移的减小是由于选择栅极和控制栅极之间以及选择栅极和源极之间的电势差的减小。减小频带偏移就减小了在间隙区域中生成的电子/空穴对，从而减小了未被选择的行上的存储单元内的电子注入。以这种方式，编程干扰可能会减少。图1根据本专利技术的一个实施例，以方框图的形式说明了存储系统10。存储系统10包括分栅存储单元阵列20 ;所述阵列包括多个存储单元，例如存储单元26、28、30、32、34和36。阵列20可以被分割成任何数量的扇区。在例示的实施例中，阵列20包括M+1个扇区，例如扇区O、扇区1、...扇区M。存储器10还包括行电路12、列电路14、控制电路18和I/O电路16。控制电路18耦合于每一个行电路12和列电路14，列电路14耦合于I/O电路16。I/O电路16也耦合于行电路12和控制电路18。阵列20包括任何数量的位线，包括BL0、BL1、BL2等等。这些位线中的每一个都耦合于列电路14，其可能包括适当的感测和写入电路以读取/写入到阵列20的位单元。阵列20的每一个扇区包括任何数量的字线。例如，扇区O包括 N+1 个字线:WL00、WL01、...WLON 以及扇区 I 包括 N+1 个字线:WL10、WL11、...WL1N。这些字线中的每一个都耦合于行电路12。存储单元耦合于每一条字线和位线的交叉点。在例示的实施例中，存储单元26耦合于WLOO和BLO并且位于扇区O内；存储单元28耦合于WLOO和BLl并且位于扇区O内；存储单元30耦合于WLOl和BLO并且位于扇区O内；存储单元32耦合于WLOl和BLl并且位于扇区O内；存储单元34耦合于WLlO和BLO并且位于扇区I内，以及存储单元36耦合于WLlO和BLl并且位于扇区I内。注意，每一条字线可以被称为阵列20的行以及每一条位线可以被称为阵列20的列。正如在下面将要更详细描述的，行电路12给每一条字线提供了适当的电压值，其中字线耦合于每一个存储单元的选择栅极。I/O电路16根据读取和写入阵列20的需要与行电路12、列电路14和控制电路18互通。控制电路18还给阵列20的每一个存储单元的控制栅极和源极端子提供了适当的电压值。例如，扇区O的每一个存储单元的控制栅被耦合以接收控制栅极电压CGO ;扇区O的每一个存储单元的源极端子被耦合以接收源极端子电压SRCO ;扇区I的每一个存储单元的控制栅极被耦合以接收控制栅极电压CGl以及扇区I的每一个存储单元的源极端子被耦合以接收源极端子电压SRCl。在例示的实施例中，扇区内的每一个存储单元接收了相同的控制栅极电压和相同的源极端子电压。即，在例示的实施例中，注意，在每一个扇区内，控制栅极电压(例如，CG0、CG1等等)是共用电压节点以及源极端子电压(例如，SRC0、SRC1等等)是共用电压节点。图2更详细地说明了阵列20的一部分。图2说明了存储单元26、28、30、32、34和36。存储单元26有被耦合用于接收CGO的控制栅极、耦合于WLOO的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLO的漏极端子。存储单元28有被耦合用于接收CGO的控制栅极、耦合于WLOO的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLl的漏极端子。存储单元30有被耦合用于接收CGO的控制栅极、耦合于WLOl的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLO的漏极端子。存储单元32有被耦合用于接收CGO的控制栅极、耦合于WLOl的选择栅极、被耦合用于接收SRCO的源极端子以及耦合于BLl的漏极端子。存储单元34有被耦合用于接收CGl的控制栅极、耦合于WLlO的选择栅极、被耦合用于接收SRCl的源极端子以及耦合于BLO的漏极端子。存储单元36有被耦合用于接收CGl的控制栅极、耦合于WLlO的选择栅极、被耦合用于接收SRCl的源极端子以及耦合于BLl的漏极端子。在编程操作期间，阵列20的特定存储单元被选择用于通过访问地址和对应于访问请求的数据进行编程。行电路12激活了对应于访问地址的选择的字线以及列电路14将电流吸收器耦合于对应于所述访问地址的所选择的位线，从而导致选择的存储单元导电。在例示的实施例中，假设对于编程操作，存储本文档来自技高网...

【技术保护点】
一种在分栅存储器中选择性编程的方法，所述分栅存储器有以行和列排列的分栅存储单元的第一扇区，其中每一个分栅存储单元有控制栅极、沿着所述行的其中一行耦合于字线的选择栅极、沿着所述列的其中一列耦合于位线的漏极端子、以及源极端子，该方法包括：对于被选择用于通过耦合于选择的行和选择的列而编程的分栅存储单元，将所述控制栅极耦合于第一电压、将所述选择栅极耦合于第二电压、将所述漏极端子耦合于导致所述分栅存储单元导电的电流吸收器、以及将所述源极端子耦合于第三电压；以及对于通过耦合于取消选择的行而未被编程的分栅存储单元，将所述控制栅极耦合于所述第一电压、将所述选择栅极耦合于大于在读期间应用于所述选择栅极的电压的第四电压，其中所述分栅存储单元在所述读期间被取消选择。

【技术特征摘要】
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【专利技术属性】
技术研发人员：C·M·洪，R·J·西兹代克，B·A·温斯蒂亚德，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US