集成电路元件与倒装芯片封装制造技术

本发明专利技术公开了一种集成电路元件与倒装芯片封装，该集成电路元件包括：一半导体基板；一接合垫区，位于该半导体基板上；一铜柱凸块，位于该接合垫区上，并电性连接至该接合垫区；铜柱凸块的表面覆有阻障层，而阻障层的组成为含有III族元素、IV族元素、V族元素、或上述的组合的含铜材料层。阻障层可降低铜扩散至焊料并与其反应的程度，进而减少铜柱凸块与焊料之间的金属间化合物层的厚度。本发明专利技术具有较低应力、降低凸块碎裂的可能性、并改善铜柱凸块的可信度。

【技术实现步骤摘要】

本专利技术涉及集成电路元件与倒装芯片封装、集成电路元件的形成方法，尤其涉及 集成电路元件中的凸块结构的形成方法。
技术介绍
现有的集成电路由横向排列的百万个有源元件如晶体管及电容所组成。这些元件 在初步工艺中彼此绝缘，但在后段工艺中将以内连线连接元件以形成功能电路。一般的内 连线结构包含横向内连线如金属线路，与垂直内连线如通孔与接点。现有的集成电路其效 能与密度的上限取决于内连线。在内连线结构的顶部上的个别芯片表面，可形成并露出接 合垫。电性连接可经由接合垫，将芯片连接至封装基板或另一裸片。接合垫可用于打线接 合或倒装芯片接合。倒装芯片封装采用凸块建立芯片的输入/输出(I/O)接触垫与基板(或封装的导 线架)之间的电性连接。结构上来看，凸块实际包含凸块本身，与位于凸块及输入/输出垫 之间所谓的凸块下冶金(UBM)层。凸块下冶金层一般含有粘着层、阻障层、与湿润层，依序 形成于输入/输出垫上。凸块可依其材料组成分为焊料凸块、金凸块、铜柱凸块、与混合金 属凸块。近来发展的铜柱凸块技术中，采用铜柱凸块而非焊料凸块将电子构件连接至基板。 铜柱凸块的间距较小，其短路桥接的可能性较低，可降低电路的电容负载并提高电子构件 的操作频率。铜柱凸块倒装芯片封装具有下列优点⑴较佳的热/电效能，(2)较高的载流能 力，⑶较佳的电磁阻抗力；⑷使成型孔洞最少化，即更符合铜柱凸块之间的间隙。此外， 铜柱控制的焊料涂布工艺可采用成本较低的基板，且可省略无铅泪滴设计。然而，必需考 虑到铜柱凸块与焊料在回火时产生的金属间化合物(IMC)。当采用锡焊料时，铜柱凸块扩 散至焊料中的铜足以使扩散的铜与焊料中的锡反应，并形成厚层的金属间化合物如锡化铜 (Cu6Sn5与Cu3Sn)。由于金属间化合物层的易碎性，金属间化合物厚层会降低铜柱凸块的 机械强度。金属间化合物会形成扇形，并自界面碎裂。上述锡化铜层的厚度及尺寸会随着 锡焊料的厚度、回火工艺的时间、以及铜扩散的程度增加。当焊料由延展性的焊料转变为硬 脆的金属间化合物时，将降低结构的剪力强度。金属间化合物也会造成凸块碎裂或额外应 力，且金属间化合物厚层也会降低粘着力。
技术实现思路
为了解决现有技术的问题，本专利技术一实施例提供一种集成电路元件，包括半导体 基板；接合垫区，位于半导体基板上；铜柱凸块位于接合垫区上，并电性连接至接合垫区； 以及阻障层位于铜柱凸块的表面上，其中阻障层是含铜材料层，且含铜材料层包括III族 元素、IV族元素、或V族元素中至少之一。本专利技术另一实施例提供一种倒装芯片封装，包括第一基板；第二基板；以及接合 结构位于第一基板与第二基板之间，其中接合结构包括铜柱凸块位于第一基板与第二基板之间，以及接合焊料层位于接合结构与第二基板之间；以及金属间化合物层位于铜柱凸块 与接合焊料层之间，其中金属间化合物层的厚度小于2 μ m。本专利技术具有较低应力、降低凸块碎裂的可能性、并改善铜柱凸块的可信度。附图说明图1至图4为本专利技术一实施例中，铜柱凸块工艺的剖视图；图5是本专利技术一实施例中，铜柱凸块的剖视图；图6是本专利技术一实施例中，倒装芯片封装的剖视图；以及图7是本专利技术一实施例中，倒装芯片封装的剖视图。其中，附图标记说明如下IOUOO 基板；12 接点区；14 钝化层；16 层状结构；18 后钝化内连线线 路；20 介电层；22 高分子层；23、27 开口 ；24 凸块下冶金层J6 掩模层；观 铜 层；28a 铜层上表面；28b 铜层侧壁表面；30 阻障层；32、32” 连接结构；34 焊料 层；102 接点垫；104 接合焊料层；106 接合结构；108 金属间化合物层。具体实施例方式在下述说明中，多种特例会先置前以利于本领域普通技术人员对本专利技术有全面性 的了解。然而本领域普通技术人员应理解，实际上的操作并不需完全符合这些特例。在某 些例子中，不会详细地描述本领域普通技术人员公知的结构与工艺，以避免不必要地模糊 揭示内容。在下述说明中，“一实施例”指的是特定特征、结构、或至少一实施例中包含的实施 例所连接的结构。因此，不同段落中的“一实施例”指的不一定是同一实施例。此外，一或 多个实施例中的特定特征、结构、或特点可由任何合适方式组合。可以理解的是，下述图示 并非依比例示出，仅用以方便说明而已。图1至图4为本专利技术一实施例中，铜柱凸块工艺的剖视图。首先，下述的柱状物或 凸块含有铜。柱状物或凸块可直接位于应用在倒装芯片封装或其他类似用途的半导体芯片 上的电性垫。如图1所示，用于形成凸块的基板10可为半导体集成电路产业常用的半导体基 板，在半导体基板之上及/或之中可形成集成电路。半导体基板的定义可为任何半导体材 料组成，包含但不限于基体硅、半导体晶片、绝缘层上硅(SOI)基板、或硅锗基板。半导体材 料也可含有III、IV、或V族元素。基板10可进一步含有多个绝缘结构(未图示)，比如浅 沟槽绝缘(STI)结构或局部氧化硅(LOCOS)结构。绝缘结构可定义并分绝缘多种微电子单 元(未图示)。形成于基板10中的微电子单元可为晶体管如金属氧化物半导体场效应晶体 管(MOSFET)、互补式金属氧化物半导体(CM0Q晶体管、双载流子连接晶体管(BJT)、高电压 晶体管、高频晶体管、或P型沟道区及/或η型沟道区场效应晶体管(PFET/NFET)等等。上 述微电子单元也可为电阻、二极管、电容、电感、熔丝、或其他合适单元。上述多种微电子单 元可由多种工艺形成，比如沉积、蚀刻、注入、光刻、回火、与其他合适工艺。微电子单元可内 连线以形成集成电路元件，比如逻辑元件、存储元件(例如SRAM)、射频元件、输入/输出元 件、系统单芯片(SoC)、上述的组合、与其他合适种类的元件。基板10可进一步具有层间介电层与金属化结构于集成电路上。位于金属化结构 中的层间介电层可为低介电常数的介电材料、未掺杂的硅酸盐玻璃(USG)、氮化硅、氮氧化 硅、或其他一般常用材料。低介电常数的介电材料的介电常数(k值)可小于约3. 9，或小于 约2. 8。金属化结构中的金属线路的组成可为铜或铜合金。本领域普通技术人员应理解上 述金属化层的详细工艺。最上层的金属化层为接点区12，位于最上层的层间介电层上。接 点区12为导电线路的一部分，且露出平坦化工艺处理过的表面。若必要的话，上述平坦化 工艺可为化学机械研磨(CMP)工艺。适用于接点区12的材料可包含但不限定于铜、铝、铝 铜、铜合金、或其他现有导电材料。在一实施例中，接点区12为金属垫区，可用于连接不同 芯片中的集成电路至外部结构的接合工艺。如图1所示，形成钝化层14于基板10上，并图案化钝化层14以形成开口 15，露出 部分的接点区12以利于后续的后钝化内连线工艺。在一实施例中，钝化层14的组成为非 有机材料如USG、氮化硅、氮氧化硅、氧化硅、或上述的组合。在另一实施例中，钝化层14的 组成为高分子层如环氧树脂、聚亚酰胺、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、类似物、或 其他较软，通常为有机物的介电材料。接着在钝化层14上进行后钝化内连线(PPI)工艺。如图1所示，具有粘着层与籽 晶层的层状结构16形成于钝化层14上，以衬垫开口 15的侧壁与底部。粘着层又称胶层， 毯覆性地覆盖钝化层14及开口 1本文档来自技高网...

【技术保护点】
一种集成电路元件，包括：一半导体基板；一接合垫区，位于该半导体基板上；一铜柱凸块，位于该接合垫区上，并电性连接至该接合垫区；以及一阻障层，位于该铜柱凸块的表面上，其中该阻障层是一含铜材料层，且该含铜材料层包括Ⅲ族元素、Ⅳ族元素、或Ⅴ族元素中至少之一。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄见翎，吴逸文，刘重希，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71