半导体裸片及形成导电元件的方法技术

本发明专利技术提供一种半导体裸片，包括一基底；一接合垫，形成于基底上方，接合垫具有一第一宽度；一聚酰亚胺层，形成于基底和接合垫上方，聚酰亚胺层于接合垫上方具有一第一开口，第一开口有一第二宽度；一硅基保护层，位于聚酰亚胺层上，硅基保护层于接合垫上方具有一第二开口，第二开口有一第三宽度，其中第一开口和第二开口形成一具有侧壁的组合开口，暴露部分接合垫；一凸块下金属化层，位于组合开口的侧壁上方，且接触接合垫的暴露部分；及一导电元件，位于凸块下金属化层上。本发明专利技术各实施例可用来改进传统焊锡凸块工艺的缺点；在各实施例中，硅基保护层保护聚酰亚胺层，防止其受到后续等离子体清洁工艺的损伤；聚酰亚胺层中开口的宽度与硅基保护层中开口的宽度相对于接合垫的宽度的比例的适当范围可改进构件的良率。

【技术实现步骤摘要】
半导体裸片及形成导电元件的方法
本专利技术涉及一种半导体封装工艺，特别涉及一种倒装芯片封装的导电元件(Conductivefeature)的结构和制造方法。
技术介绍
倒装芯片技术在半导体元件封装中扮演重要的角色。倒装芯片微电子构件包括电子组件面向下与例如电路板的基底直接电性接触，其使用焊锡凸块作为内连线。倒装芯片封装由于相较于其它封装方法在尺寸、效能和灵活性上的优点，因而被大量采用。然而，标准的凸块制造方法具有许多缺点。举例来说，聚酰亚胺(polyimide)层可能在制造工艺中产生损坏，聚酰亚胺层的表面上可能会残留一些污染。因此，增加总体组件的失效率(failurerate)。因此，业界需要改进结构和方法，以形成具有良好电性表现的半导体晶片的导电元件。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供一种半导体裸片，包括一基底；一接合垫，位于基底上方，接合垫具有一第一宽度；一聚酰亚胺层，位于基底和接合垫上方，聚酰亚胺层于接合垫上方具有一第一开口，第一开口有一第二宽度；一硅基保护层，位于聚酰亚胺层上，硅基保护层于接合垫上方具有一第二开口，第二开口有一第三宽度，其中第一开口和第二开口形成一具有侧壁的组合开口，暴露部分接合垫；一凸块下金属化层，位于组合开口的侧壁上方，且接触接合垫的暴露部分；及一导电元件，位于凸块下金属化层上。本专利技术提供一种半导体裸片，包括一基底；一低介电常数介电层，位于基底上方；一接合垫，位于低介电常数介电层上方，接合垫具有一第一宽度；一聚酰亚胺层，位于基底和接合垫上方，聚酰亚胺层包括具有第二宽度的第一开口；一氮化硅层，直接位于聚酰亚胺层上方，氮化硅层包括一具有第三宽度的第二开口，其中第一开口和第二开口形成一具有侧壁的组合开口，暴露部分接合垫，且第二宽度小于第三宽度；一凸块下金属化层，衬垫组合开口的侧壁，位于氮化硅层的顶部部分上，且接触接合垫的暴露部分；及一导电元件，位于凸块下金属化层上。本专利技术提供一种形成导电元件的方法，包括：形成一接合垫于一基底上方，接合垫具有一第一宽度；形成一聚酰亚胺层于基底和接合垫上方，聚酰亚胺层于接合垫上方具有一第一开口，第一开口有一第二宽度；形成一硅基保护层于聚酰亚胺层上，硅基保护层于接合垫上方具有一第二开口，第二开口有一第三宽度，其中第一开口和第二开口形成一具有侧壁的组合开口，暴露部分接合垫；形成一凸块下金属化层于组合开口的侧壁上方，且接触接合垫的暴露部分；及形成一导电元件于凸块下金属化层上。本专利技术各实施例可用来改进传统焊锡凸块工艺的缺点；在各实施例中，硅基保护层保护聚酰亚胺层，防止其受到后续等离子体清洁工艺的损伤；聚酰亚胺层中开口的宽度与硅基保护层中开口的宽度相对于接合垫的宽度的比例的适当范围可改进构件的良率。附图说明图1-图8显示本专利技术实施例制造一导电元件的各阶段的剖面图。主要附图标记说明：101～基底；103～内连线层；105～保护层；107～接合垫；108～侧壁；109～聚酰亚胺层；111～开口；113～硅基保护层；114～侧壁；115～组合开口；117～凸块下金属化层；118～顶部部分；119～导电元件。具体实施方式为让本专利技术的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。以下详细讨论许多不同实施例的制造和使用，然而，值得注意的是，本揭示提供许多可应用的专利技术概念，其可以各种特定方式实施。以下所讨论的实施例仅是用来揭示，并不用来限定本专利技术。图1-图8显示本专利技术实施例制造一结构各阶段的剖面图。在此用的“基底”这个名词是指表面上形成有各种膜层和集成电路组件的半导体基底。在一些实施例中，基底包括硅或化合物半导体，例如GaAS、InP、Si/Ge或SiC。膜层的范例包括介电层、掺杂层、金属层、多晶硅层和连接一层或多层的插塞。集成电路组件的范例包括晶体管、电阻和/或电容。基底包括制作于基底表面上的多个半导体裸片(die)，其中每个裸片包括一或多个集成电路。上述半导体裸片以裸片间的切割线(未示出)分隔。以下的工艺步骤将会于基底表面的多个半导体裸片上进行。请参照图1，提供一表面具有多个半导体裸片(未示出)的基底101。图1的部分基底101仅包括其中一个裸片的部分。形成多个内连线层103于基底101的表面，内连线层103包括一或多个导电层，设置于一或多个介电层中。导电层电性连接集成电路组件，且提供集成电路至上层的电性连接。在一些实施例中，内连线层103中的介电层是由例如低介电常数材料(k值介于2.9至3.8之间)、超低介电常数材料(k值介于2.5至2.9之间)、低介电常数材料的组合，或以类似的材料组成。一般来说，低介电常数材料的介电常数越低，其越容易产生破裂或分层(delamination)。于内连线层103上方形成一保护层105，以保护集成电路和内连线层103，防止其受到损坏和污染。在一些实施例中，保护层105包括一或多个层，例如氧化物、未掺杂硅玻璃(USG)、氮化硅、二氧化硅或氮氧化硅。保护层105防止或减少集成电路受到的水气、机械和辐射损坏(radiationdamage)。请继续参照图1，形成一接合垫107于保护层105上方，接合垫107具有第一宽度W1。接合垫107接触内连线层103中的导电层，且提供其下的集成电路电性连接。在一实施例中，接合垫107包括电性导电材料，例如铝、铝合金、铜、铜合金或上述的组合。在一些实施例中，接合垫107由以下步骤形成：使用铝、铜或上述合金的靶材进行溅镀沉积工艺，后续以光刻和蚀刻工艺图案化沉积的膜层，以形成接合垫107。请参照图2，形成一聚酰亚胺(polyimide)层109于保护层105和接合垫107上方。聚酰亚胺层109的厚度约介于3μm～10μm之间。在一些实施例中，聚酰亚胺层109以传统的沉积技术(例如旋转涂布法)沉积于保护层105和接合垫107上方。在沉积工艺后，进行光刻和蚀刻工艺，以于接合垫107上选择性的定义一开口111。聚酰亚胺层109覆盖部分的接合垫107，且保留部分的接合垫107表面于开口111中暴露。开口111具有一第二宽度W2和侧壁108。第二宽度W2与第一宽度W1的比例约为0.15～0.6。聚酰亚胺层109作为一应力缓冲，以减少组装工艺中，传送至保护层105的应力。请参照图3，形成一硅基保护层113(silicon-basedprotectionlayer)于聚酰亚胺层109和接合垫107上方。硅基保护层113的厚度约为0.035μm～1.2μm。当沉积硅基保护层113时，其直接位于聚酰亚胺层109上，且填入开口111，覆盖接合垫107的暴露表面。接着进行光刻和图案化工艺，以定义一组合开口115，其中组合开口115包括宽度为W2的聚酰亚胺层109中的开口，以及宽度为W3的硅基保护层113中的开口。组合开口115暴露部分的接合垫107，且组合开口115具有侧壁114。第三宽度与第一宽度的比例(W3/W1)约为0.15～0.6。硅基保护层113为含硅材料，例如氮化硅、氮氧化硅、氧化硅或碳化硅。硅基保护层113的硬度较聚酰亚胺层109高。硅基保护层113保护聚酰亚胺层109，以防止后续等离子体清洁工艺受到损伤，且可在凸块工艺中，吸收或释放热、机械应力。构本文档来自技高网...

【技术保护点】
１．一种半导体裸片，包括：一基底；一接合垫，位于该基底上方，该接合垫具有一第一宽度；一聚酰亚胺层，位于该基底和该接合垫上方，该聚酰亚胺层于该接合垫上方具有一第一开口，该第一开口有一第二宽度；一硅基保护层，位于该聚酰亚胺层上，该硅基保护层于该接合垫上方具有一第二开口，该第二开口有一第三宽度，其中该第一开口和该第二开口形成一具有侧壁的组合开口，暴露部分该接合垫；一凸块下金属化层，位于该组合开口的侧壁上方，且接触该接合垫的暴露部分；及一导电元件，位于该凸块下金属化层上。

【技术特征摘要】
2010.04.16 US 12/761,6411.一种半导体裸片，包括：一基底；一接合垫，位于该基底上方，该接合垫具有一第一宽度；一聚酰亚胺层，位于该基底和该接合垫上方，该聚酰亚胺层于该接合垫上方具有一第一开口，该第一开口有一第二宽度；一硅基保护层，位于该聚酰亚胺层上，该硅基保护层于该接合垫上方具有一第二开口，该第二开口有一第三宽度，其中该第一开口和该第二开口形成一具有侧壁的组合开口，暴露部分该接合垫；一凸块下金属化层，位于该组合开口的侧壁上方，且位于该硅基保护层上，且接触该接合垫的暴露部分；及一导电元件，位于该凸块下金属化层上，其中该硅基保护层包括氮化硅、氮氧化硅、氧化硅或碳化硅，其中该第三宽度和该第一宽度的比例为0.15～0.6，且该第二宽度小于该第三宽度。2.如权利要求1所述的半导体裸片，其中该第二宽度和该第一宽度的比例为0.15～0.6。3.如权利要求1所述的半导体裸片，其中该导电元件包括焊锡凸块和铜柱。4.一种半导体裸片，包括：一基底；一低介电常数介电层，位于该基底上方；一接合垫，位于该低介电常数介电层上方，该接合垫具有第一宽度；一聚酰亚胺层，位于该基底和该接合垫上方，该聚酰亚胺层包括具有第二宽度的第一开口；一硅基保护层，直接位于该聚酰亚胺层上方，该硅基保护层包括一具有第三宽度的第二开口，其中该第一开口...

【专利技术属性】
技术研发人员：黄见翎，吴逸文，刘重希，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71