一种高性能半导体器件及其制造方法技术

本发明专利技术提出了一种制造半导体器件的方法，所述方法包括利用栅替代工艺，首先形成伪栅堆叠和及其侧墙，以及源极区和漏极区，对所述源极区和漏极区进行退火，而后去除伪栅堆叠，利用去除伪栅堆叠所形成的开口对衬底进行基本垂直的离子共注入和／或斜角度的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱和／或分别在源极区和漏极区附近形成离子注入区，而后对所述器件进行退火，以激活掺杂；在所述开口中沉积栅介质层和金属栅极。从而抑制了ＭＯＳＦＥＴ器件中的带－带泄漏电流和源漏结电容增加，避免源极、漏极击穿，从而提高器件性能。

High performance semiconductor device and manufacturing method thereof

The invention provides a method for manufacturing a semiconductor device, the method includes the use of gate replacement process, the formation of pseudo first and gate stack and a side wall, and the source and drain regions, annealing is performed on the source and drain regions, and then remove the pseudo gate stack, used to remove the pseudo gate stack formed by opening the substrates were substantially vertical ion implantation and / or oblique angle ion implantation in the lower part of the opening of the substrate in the formation of steep inverted doped wells and / or respectively in the source and drain regions formed near the ion implantation region and then annealing on the device, to activate the dopant in the opening; in depositing a gate dielectric layer and a metal gate. Thus, the band leakage current and the source and drain junction capacitance in the MOSFET device are suppressed, and the breakdown of the source and drain is avoided so as to improve the performance of the device.

【技术实现步骤摘要】

本专利技术通常涉及一种半导体器件及其制造方法。更具体而言，涉及一种半导体器件及其制造方法，用于在栅堆叠下方的半导体衬底中形成具有陡峭的倒掺杂阱以及分别在源极区和漏极区附近的半导体衬底中形成陡峭的离子注入区。
技术介绍
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET (金属氧化物半导体场效应晶体管)器件的性能需要进一步减少 MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S 等人的文章中“M0S Scaling =Transistor Challenges for the 2IstCentury", Intel Technology Journal Q3~981-19页，描述Halo离子注入和倒掺杂阱能够降低短通道效应。此方案是基于在沟道中形成陡峭的倒掺杂阱以减小栅极下耗尽层的厚度，进而减少短通道效应。通常要求倒掺杂阱要有很陡峭的分布以达好的效果。但是由于快速光热退火或尖峰退火经常用于激活掺杂以及去除对源/漏区离子注入所导致的缺陷。而源极区和漏极区以及源/漏延伸区退火的热预算太大，这种退火形成原子扩散所需的温度和时间远远大于仅对沟道区中的掺杂剂进行退火所需。因此不利地导致沟道区中的掺杂原子扩散过大，从而破坏陡峭的倒掺杂分布。因此，为了改进半导体器件的性能，需要一种具有陡峭的倒掺杂分布的器件及其制造方法。另外，由于在现有技术的Halo离子注入通常会将掺杂剂不当地引入源极区和漏极区的主体部分，与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源漏结电容增加，导致源极、漏极击穿，从而导致器件性能的下降。因此，也需要一种半导体器件及其形成方法以减少在形成Halo离子注入时对源漏区域引入不当掺杂。上述两种情况均会造成器件性能的降低，因此，需要提出一种新的半导体器件结构及其制造方法，能够有利地形成陡峭的倒掺杂分布和/或陡峭的离子注入分布。
技术实现思路
鉴于上述问题，本专利技术提出了一种制造半导体器件的方法，所述方法包括a)提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；C)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口 ；f)从所述开口对衬底进行基本垂直的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。 根据本专利技术的第二方面，还提出了一种制造半导体器件的方法，所述方法包括a) 提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；C)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口 ；f)从所述开口对衬底进行斜角度的离子共注入以分别在源极区和漏极区附近形成陡峭的离子注入区；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。根据本专利技术的第三方面，提出了一种制造半导体器件的方法，所述方法包括a) 提供一个衬底；b)在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；c)对所述源极区和漏极区进行退火；d)覆盖所述源极区和漏极区形成内层介电层；e)去除所述伪栅堆叠以形成开口 ；f)从所述开口对衬底进行基本垂直的离子共注入并进行斜角度的离子共注入，从而在开口下方的衬底中形成陡峭的倒掺杂阱并分别在源极区和漏极区附近形成陡峭的离子注入区；g)对所述器件进行退火，以激活掺杂；h)在所述开口中沉积栅介质层和金属栅极。相应地，本专利技术还提供了一种半导体器件，所述器件包括衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱。根据本专利技术的另一个方面，提供一种半导体器件，所述器件包括衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括分别形成于所述源极区和漏极区附近的陡峭的离子注入区。根据本专利技术的在一个方面，提供一种半导体器件，所述器件包括衬底、在衬底中形成的源极区、漏极区、形成在衬底上位于所述源极区和所述漏极区之间的栅堆叠、在栅堆叠侧壁形成的侧墙和覆盖所述源极区和漏极区的内层介电层，其中所述栅堆叠包括栅极介质层和金属栅极，所述半导体器件还包括形成于所述栅堆叠下方的衬底中的陡峭的倒掺杂阱和分别形成于所述源极区和漏极区附近的陡峭的离子注入区。附图说明图1示出了根据本专利技术的第一实施例的半导体器件的制造方法的流程图；图2-11示出了根据本专利技术第一实施例的各个阶段的半导体器件的结构图。图12示出了根据本专利技术的第二实施例的半导体器件的制造方法的流程图；图13-15示出了根据本专利技术第二实施例的各个阶段的半导体器件的结构图。图16示出了根据本专利技术的第三实施例的半导体器件的制造方法的流程图；图17-19示出了根据本专利技术的第三实施例的各个阶段的半导体器件的结构图。具体实施例方式本专利技术通常涉及一种半导体器件的制造方法，尤其涉及一种用于在半导体衬底上形成具有陡峭的倒掺杂阱和/或陡峭的离子注入区的半导体器件的方法。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。 此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和 /或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。第一实施例参考图1，图1示出了根据本专利技术的实施例的半导体器件的制造方法的流程图。在步骤101，首先提供一个半导体衬底202，参考图2。在本实施例中，衬底202包括位于晶体结构中的硅衬底(例如晶片)和隔离区201。根据现有技术公知的设计要求(例如ρ型衬底或者η型衬底)，衬底202可以包括各种掺杂配置。其他例子的衬底202还可以包括其他基本半导体，例如锗和金刚石。或者，衬底202可以包括化合物半导体，例如本文档来自技高网...

【技术保护点】
１．一种制造半导体器件的方法，所述方法包括：ａ）提供一个衬底；ｂ）在衬底上形成伪栅堆叠及其侧墙、源极区和漏极区，其中所述伪栅堆叠包括伪栅介质层和伪栅极层；ｃ）对所述源极区和漏极区进行退火；ｄ）覆盖所述源极区和漏极区形成内层介电层；ｅ）去除所述伪栅堆叠以形成开口；ｆ）从所述开口对衬底进行基本垂直的离子共注入以在开口下方的衬底中形成陡峭的倒掺杂阱；ｇ）对所述器件进行退火，以激活掺杂；ｈ）在所述开口中沉积栅介质层和金属栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：骆志炯，朱慧珑，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11[]