在通过相对栅极长度方向呈水平地形成多个沟槽来增大每单位面积的栅极宽度的高驱动能力横型ＭＯＳ中，为了在不增加元件面积的情况下进一步改善驱动能力，而作出一种半导体装置，其中包括：高电阻第一导电型半导体的阱区，在离半导体衬底表面一定的深度设置；多个沟槽，从所述阱区的表面达到中途的深度；栅极绝缘膜，设于所述沟槽所形成的凹凸部的表面；栅电极膜，设置在衬底表面并在埋入所述沟槽内部的栅电极和所述沟槽两端附近除外的所述凹凸部区域中与埋入所述沟槽内部的栅电极接触；栅电极膜，与所述栅电极膜接触并埋入为使其表面在所述沟槽两端附近的沟槽内部位于比半导体衬底表面更深的位置；以及２个低电阻第二导电型半导体层即源极区和漏极区，在从不与所述栅电极膜接触的半导体面设成比所述阱区的深度浅。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及具有沟槽结构的半导体装置。
技术介绍
随着时代的发展，半导体装置通过运用精细加工技术，能够在不降低能力的情况下作成更小。在具有高驱动能力的半导体元件中其流程也不例外，通过运用精细加工技术，实现了降低每单位面积的导通电阻。但是，随着元件的精细化而产生的耐压的降低，事实上也阻碍精细加工的驱动能力的进一步改善。为了打破该精细化和耐压的权衡(trade-off)，迄今提出了各式各样结构的元件，作为现在主流的结构，若举出具有高耐压且高驱动能力的功率M0S FET的例子，则有沟槽栅M0S。沟槽栅M0S在具有高耐压且高驱动能力的匿0S之中集成度也是最高的。但是，沟槽栅M0S是使电流在衬底的深度方向流动的纵型M0S结构，虽然对元件单体而言具有非常优越的性能，但不利于与IC的芯片级(on chip)化。考虑到与IC的芯片级化，依然不得不选择传统横型MOS结构。作为在不降低耐压的情况下进一步降低每单位面积的导通电阻的方法，设计了将栅极部作成具有凸部和凹部的沟槽结构来获得栅极宽度的横型沟槽栅型晶体管(例如，参照专利文献1)。 图3及图4中示出传统横型沟槽栅型晶体管的概念图。在此，图3(a)为鸟瞰图，图3(b)为平面图，图4(a)、 (b)、 (c)分别是沿着图3(b)的线段4A-4A'、4B-4B'、4C-4C'的剖视图。横型沟槽栅型晶体管包括多个沟槽，配置成与晶体管的沟道方向平行，该晶体管配置在设于n型或p型的高电阻半导体衬底006表面的p型阱区005 ;凸部007，位于由沟槽规定的凹部008及凹部的两侧；栅极绝缘膜004，设于凹部及凸部表面；栅电极003，填充凹部并配置在凸部的栅极绝缘膜之上；源极区001及漏极区002，配置成在夹住栅电极的两侧的阱区表面与沟槽组合。在此图3(b)中为了方便图示而使沟槽外部的栅电极003和栅极绝缘膜004透明，并且用粗线示出栅电极003的边缘。该专利技术是通过将栅极部作成沟槽结构来扩大横型MOS的每单位平面积的栅极宽度并降低导通电阻的专利技术。图中的虚线019示出流过晶体管的电流路径。 专利文献1 :日本特开2006-294645号公报
技术实现思路
但是，上述的专利技术中存在一个问题。在上述的专利技术中，沟槽越深，并且图3及图4所示的栅电极的顶部长度LP越短，则沟槽底部附近的沟道长度就会比全体沟槽顶部附近长，会发生如图3及图4所示，不使沿着沟槽底部附近的电流路径019的电流充分流过，并得不到充分的驱动能力的问题。 (1) —种，其中该半导体装置包括高电阻第一导电型半导体的阱区，在离半导体衬底表面一定的深度设置；多个沟槽，从所述阱区的表面达到中途的深度；栅极绝缘膜，设于所述沟槽所形成的凹凸部的表面；栅电极膜，设置在衬底表面并在埋入所述沟槽内部的栅电极和所述沟槽两端附近除外的所述凹凸部区域中与埋入所述沟槽内部的栅电极接触；栅电极膜，与所述栅电极膜接触并埋入为使其表面在所述沟槽两端附近的沟槽内部位于比半导体衬底表面更深的位置；以及2个低电阻第二导电型半导体层即源极区和漏极区，在从不与所述栅电极膜接触的半导体面设成比所述阱区的深度浅。(2)在上述(1)所述的半导体装置中，在所述源极区和漏极区的半导体表面比所述沟槽两端附近除外的沟槽区域的凸部的高度深的结构中，具有从不与所述栅电极膜接触的半导体面设置成比所述阱区的深度浅的2个低电阻第二导电型半导体层即源极区和漏极区。(3)在上述(1)或(2)所述的半导体装置中，在所述沟槽两端附近的沟槽内部不存在栅电极膜的结构中，具有从不与所述栅电极膜接触的半导体面设置成比所述阱区的深度浅的2个低电阻第二导电型半导体层即源极区和漏极区。 专利技术效果 通过加深源极及漏极区的深度，使电流在底部附近的沟道中也充分流过，从而改善驱动能力。附图说明 图l是本专利技术的基本结构示图。(a)鸟瞰图。(b)平面图。 图2是图1 (b)的剖视图(a)线段2A-2A'的剖视图。(b)线段2B-2B'的剖视图。(c)线段2C-2C'的剖视图。 图3是传统技术的实施例示图。(a)鸟瞰图。(b)平面图。 图4是图3(b)的剖视图(a)线段4A-4A'的剖视图。(b)线段4B-4B'的剖视图。(c)线段4C-4C'的剖视图。 图5是表示本专利技术的制造工序的鸟瞰图。 图6是表示本专利技术的基本结构及其制造工序的图。(a)鸟瞰图。(b)线段6A-6B'的剖视图。 图7是表示本专利技术的基本结构及其制造工序的图。(a)鸟瞰图。(b)线段7A-7A'的剖视图。 符号说明 001源极区 002漏极区 003栅电极 004栅极绝缘膜 005阱区 006高电阻半导体衬底 007凸部 008凹部 019电流路径具体实施例方式利用图1及图2，说明本专利技术的第一实施例。 在此，图l(a)为鸟瞰图，图l(b)为平面图，图2(a)、 (b) 、 (c)分别为沿着图l(b) 的线段2A-2A'、2B-2B'、2C-2C'的剖视图。在这些图中对于与图3及图4所示的传统技术 对应的构成要素采用相同的符号。在此图l(b)中为了方便图示而使沟槽外部的栅电极003 和栅极绝缘膜004透明并且用粗线来示出栅电极003的边缘。与传统技术的不同点是加大 了从半导体衬底的表面到埋入沟槽内部的栅电极的表面为止的距离dP，以使源极区001及 漏极区002尽量能够形成至沟槽凹部的下方。如图2(b)、 (c)所示，在dp大的结构中如果 用多方向倾斜离子注入法作成源极/漏极区，则离子进入dP的沟槽侧壁部并可将源极/漏 极区作成到比传统技术深的部位，且源极/漏极的深度可以深达与dP大致相同深度的dSD。 从而，如图l(a)所示比传统技术更能使电流沿着沟槽底部区域的电流路径019流过，改善 了驱动能力。 在图5中示出具有这样的结构的横型沟槽栅型晶体管的制造方法。首先如(a)所 示在n型或p型半导体衬底006作成p型阱005，然后通常作成多个具有凸部007和凹部008 的沟槽。如(b)所示，接着通过热氧化来使任意膜厚的氧化膜生长并成为栅极绝缘膜004。 接着为了形成栅电极003而沉积例如多晶硅(Poly-Si)等之后，通过抗蚀剂来遮掩任意部 位的多晶硅，蚀刻其它的多晶硅。在进行该蚀刻时，将多晶硅蚀刻至按照蚀刻减縮率消除源 极/漏极区上的氧化膜的程度，尽量除去埋入沟槽内部的多晶硅，扩大dP。更具体地说，栅 电极包括配置在半导体衬底表面上的第二栅电极、在该第二栅电极的下方埋入于沟槽内部 的第一栅电极和在沟槽内部配置于第一栅电极两侧的其表面被蚀刻的第三栅电极。然后， 如(c)所示，离子注入n型离子种并通过自对准(self aligned)来作成源极/漏极区(001 及002)。这时使用多方向倾斜离子注入法进行离子注入，从而使离子注入至没有栅电极的 沟槽侧壁，可将源极/漏极区作成比传统技术更深。 在此通过使源极/漏极区的深度与沟槽底部的高度相等来显著改善了驱动能力， 但这要如图6(a)及图6(b)所示，能够通过上述的栅电极蚀刻中全部除去没有被遮掩的部 位的沟槽内部的栅电极来实现。但是认为还有这样的情形，即，通过沟槽深度、栅极氧化膜 的厚度、还有蚀刻的栅电极/氧化膜的选择比，直至沟槽内部的栅电极全部被除去，源极/ 漏极区上的氧化膜按照蚀刻减縮率来消除，就连源极/漏极区的本文档来自技高网...
【技术保护点】
一种半导体装置，其中包括：高电阻第一导电型半导体的阱区，在离半导体衬底表面一定的深度设置；多个沟槽，从所述阱区的表面达到中途的深度；栅极绝缘膜，设于所述沟槽所形成的凹部及凸部的表面；第一栅电极，埋入于所述沟槽的内部；第二栅电极，设置在所述半导体衬底表面并在所述沟槽的两端附近除外的所述凹部及凸部的区域中接触于所述第一栅电极；第三栅电极，接触于所述第一栅电极及所述第二栅电极并埋入成使其表面在所述沟槽的两端附近的沟槽内部位于比所述半导体衬底表面深的位置；以及低电阻第二导电型半导体层的源极区及漏极区，在从不与所述第三栅电极接触的半导体面到所述沟槽的所述凹部的侧面，设置为比所述沟槽的所述凸部的表面深，而且比所述阱区的深度浅。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：理崎智光，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]
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