具有经改进架构的ＬＤＭＯＳ装置制造方法及图纸

一种ＬＤＭＯＳ装置包含：第一导电率类型的衬底；所述衬底上的外延层；所述外延层的下部分中的与所述第一导电率类型相反的第二导电率类型的掩埋阱，所述外延层在掩埋层下面为所述第一导电率类型。所述装置进一步包含位于漏极与栅极氧化物上的栅极及源极两者之间的场氧化物且具有在所述外延层中所述掩埋阱上面的所述第二导电率类型的鞍形垂直掺杂梯度，使得所述外延层中所述掩埋阱上面及所述场氧化物的中央部分下面的掺杂剂浓度低于所述场氧化物的最靠近所述漏极及最靠近所述栅极的边缘处的掺杂剂浓度。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及高电压、高功率MOSFET及低电压、低功率M0SFET。
技术介绍
将高电压、高功率MOSFET及低电压、低功率MOSFET组合在集成电路中通常涉及不 能有效地用于形成低功率MOSFET的用于形成高功率MOSFET的处理步骤及不能有效地用于 形成高功率MOSFET的用于形成低功率MOSFET的其它处理步骤。因为减小集成电路制造中 的处理步骤的数目是恒定的目标，所以高度期望用于两种类型装置之共用架构。
技术实现思路
本专利技术在其一个形式中包括LDM0S装置，其具有第一导电率类型的衬底；所述衬 底上的起始外延层；所述起始外延层中的与所述第一导电率类型相反的第二导电率类型的 掩埋阱，所述掩埋阱在所述第一导电率类型的所述起始外延层的顶部中；构建于所述起始 外延层的顶部上的内嵌外延层，及位于漏极与栅极氧化物上的栅极及源极两者之间的场氧 化物；及所述内嵌外延层中所述掩埋阱上面的所述第二导电率类型的鞍形垂直掺杂梯度， 使得所述内嵌外延层中所述掩埋阱上面及所述场氧化物的中央部分下面的掺杂剂浓度低 于所述场氧化物的最靠近所述漏极及最靠近所述栅极的边缘处的掺杂剂浓度。本专利技术在其另一形式中包括LDMOS装置，其包含第一导电率类型的衬底；所述衬 底上的起始外延层；所述起始外延层的顶部区域中的与所述第一导电率类型相反的第二导 电率类型的掩埋阱，所述掩埋阱在所述第一导电率类型的所述起始外延层的顶部中；构建 于所述起始外延层的顶部上的内嵌外延层；及所述内嵌外延层中所述掩埋阱上面的所述第 二导电率类型的垂直掺杂梯度，其在靠近所述掩埋层处及在所述内嵌外延层的顶部处具有 比在所述内嵌外延区的中间区中高的掺杂剂浓度；及所述内嵌外延层的上部分中的源极及 漏极，所述内嵌外延层上的栅极氧化物及所述栅极氧化物上的栅极电极。本专利技术在其又一形式中包括一种技术，其包括高电压LDM0S，其具有第一导电率 类型的衬底；所述衬底上的起始外延层；所述起始外延层的顶部区中的与所述第一导电率 类型相反的第二导电率类型的掩埋阱，所述起始外延层为所述第一导电率类型；构建于所 述起始外延层的顶部上的内嵌外延层；位于漏极与栅极氧化物上的栅极及源极两者之间的 场氧化物；及所述内嵌外延层中所述掩埋阱上面的所述第二导电率类型的鞍形垂直掺杂梯 度，使得所述外延层中所述掩埋阱上面及所述场氧化物的中央部分下面的掺杂剂浓度低于 所述场氧化物的最靠近所述漏极及最靠近所述栅极的边缘处的掺杂剂浓度。所述技术还 包含低电压LDM0S，其包括所述衬底上的起始外延层；所述起始外延层的所述顶部区中的 与所述第一导电率类型相反的第二导电率类型的掩埋阱，所述外延层为所述第一导电率类 型；构建于所述起始外延层的顶部上的内嵌外延层；及所述内嵌外延层中所述掩埋阱上面 的所述第二导电率类型的垂直掺杂梯度，其在靠近所述掩埋层处及在所述外延层的顶部处 具有比在所述外延区的中间区中高的掺杂剂浓度；及所述内嵌外延层的上部分中的源极及漏极，所述内嵌外延 层中的栅极氧化物及所述栅极氧化物上的栅极电极。在又一形式中，本专利技术包含一种形成LDMOS装置的方法。所述方法包括以下步骤 在第一导电率类型的衬底上形成起始外延层，其中在所述起始外延层的顶部区中具有与所 述第一导电率类型相反的第二导电率类型的掩埋阱；在所述第一导电率类型起始外延层的 顶部上形成第一导电率类型内嵌外延层；在高电压LDMOS装置的作用区域中，于所述内嵌 外延层的顶部边缘中形成场氧化物；使第一、第二及第三垂直植入物进入到所述外延层中， 所述场氧化物屏蔽所述外延层免受所述第三植入物影响；及形成源极、漏极及栅极氧化物 上的栅极，其中所述漏极在所述场氧化物的一个侧上，且所述栅极及源极在所述场氧化物 的相对侧上。在额外形式中，本专利技术包含一种形成LDMOS的方法。所述方法包括以下步骤在第 一导电率类型的衬底上形成起始外延层，其中在所述外延层的顶部中具有与所述第一导电 率类型相反的第二导电率类型的掩埋阱；在第一导电率类型的所述起始外延层的顶部上形 成第一导电率类型的内嵌外延层；使第一、第二及第三垂直植入物进入到所述外延层中，所 述第一植入物位于所述外延层的靠近所述掩埋层的部分中，所述第二植入物浅于所述第一 植入物，且所述第三植入物浅于所述第二植入物，所述第二植入物具有比所述第一及第三 植入物低的掺杂剂浓度；及形成源极、漏极及栅极氧化物上的栅极，其中所述漏极在所述场 氧化物的一个侧上，且所述栅极及源极在所述场氧化物的相对侧上。在又额外形式中，本专利技术包含在第一导电率类型的衬底上形成高电压LDMOS及低 电压LDMOS的方法。形成所述高电压LDMOS的方法包括以下步骤在所述衬底上形成起始 外延层，其中在所述起始外延层中具有与所述第一导电率类型相反的第二导电率类型的掩 埋阱；在所述第一导电率类型的所述起始外延层的顶部上形成第一导电率类型的内嵌外延 层；在所述高电压LDMOS的作用区域中，于所述外延层的顶部边缘中形成场氧化物；使第 一、第二及第三垂直植入物进入到所述外延层中，所述场氧化物屏蔽所述外延层免受所述 第三植入物影响；及形成源极、漏极及栅极，其每一者是针对两个装置同时形成的，其中所 述漏极在所述场氧化物的一个侧上，且所述栅极及源极在所述场氧化物高电压LDMOS的相 对侧上。形成低电压LDMOS的方法包括以下步骤在所述衬底上形成内嵌外延层，其中在 所述起始外延层中具有与所述第一导电率类型相反的第二导电率类型及第一掺杂剂浓度 的掩埋阱；在第一导电率类型的所述起始外延层的顶部上形成第一导电率类型的内嵌外延 层；在所述高电压LDMOS的作用区域中，于所述外延层的顶部边缘中形成场氧化物；使第 一、第二及第三垂直植入物进入到所述外延层中，所述场氧化物屏蔽所述外延层免受所述 第三植入物影响；及形成源极、漏极及栅极，其每一者是针对两个装置同时形成，其中所述 漏极在所述场氧化物的一个侧上，且所述栅极及源极在所述场氧化物高电压LDMOS的相对 侧上。附图说明通过结合附图阅读以下更详细说明，将更好地了解前文所述及其它特征、特性、优 点及本专利技术大体内容。图IA及IB是根据本专利技术实施例的高电压LDMOS及低电压LDMOS的相应示意图；图IC是根据本专利技术实施例的形成在同一衬底上的高电压LDMOS及低电压LDMOS的示意图；图2A及2B是 用于图IA及IB中所示的高电压LDMOS及低电压LDMOS的早期过程 步骤的相应示意图；图3A及3B分别是用于图IA及IB中所示高电压LDMOS及低电压LDMOS的迟于图 2A及2B中所示的过程步骤的过程步骤的示意图；图4是用于图IA中所示的高电压LDMOS的迟于图3A及3B中所示的过程步骤的 过程步骤的示意图；图5A及5B分别是用于图IA及IB中所示的高电压LDMOS及低电压LDMOS的迟于 图3A、3B及4中所示的过程步骤的过程步骤的示意图；图6A及6B分别是用于图IA及IB中所示的高电压LDMOS及低电压LDMOS的迟于 图5A及5B中所示的过程步骤的过程步骤的示意图；图7A及7B分别是用于图IA及IB中所示的高电压LDMOS及低电压LDMOS的迟于 图6A及6B中所示的过程步骤的过程步骤的示意图；图8A及8B分别是用于图IA及IB中所示的高电本文档来自技高网...

【技术保护点】
一种ＬＤＭＯＳ装置，其包括：ａ）第一导电率类型的衬底；ｂ）所述衬底上的外延层；ｃ）所述外延层的下部分中的与所述第一导电率类型相反的第二导电率类型的掩埋阱，所述外延层在所述掩埋层下面为所述第一导电率类型；ｄ）位于漏极与栅极氧化物上的栅极及源极两者之间的场氧化物；ｅ）在所述外延层中所述掩埋阱上面的所述第二导电率类型的鞍形垂直掺杂梯度，使得所述外延层中所述掩埋阱上面及所述场氧化物的中央部分下面的掺杂剂浓度低于所述场氧化物的最靠近所述漏极及最靠近所述栅极的边缘处的掺杂剂浓度；及ｆ）位于源极区中的Ｐ阱及位于漏极区中的Ｎ阱。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：蔡军，
申请(专利权)人：飞兆半导体公司，
类型：发明
国别省市：US[美国]