ＤＭＯＳ晶体管及其制造方法技术

本发明专利技术提供一种ＤＭＯＳ晶体管及其制造方法。在本发明专利技术的ＤＭＯＳ晶体管中，通过斜向离子注入形成主体层时，能够降低漏电流，并且能够提高晶体管截止时的源极漏极间耐压。形成光致抗蚀层（１８）之后，将光致抗蚀层（１８）和栅电极（１４）作为掩模，从Ａ′箭头所示的第一方向向栅电极（１４）的内侧的第一角部（１４Ｃ１）进行第一离子注入。通过该第一离子注入，形成第一主体层（１７Ａ′）。第一主体层（１７Ａ′）从第一角部（１４Ｃ１）延伸到栅电极（１４）的下方而形成，从而能够确保第一角部（１４Ｃ１）的主体层（１７Ａ′）的Ｐ型杂质浓度比现有例的晶体管高。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种DMOS晶体管及其制造方法。
技术介绍
DMOS晶体管是双扩散且形成有源极层和成为沟道的主体层的MOS场效应型晶体 管，作为电源电路或驱动电路等功率半导体元件而使用。近几年，根据电子设备的小型化、低耗电化的要求，期望DMOS晶体管的低导通电 阻化。因此，使用微细加工技术来缩小晶体管的间距，从而增大每单位面积的晶体管数。另 夕卜，通过斜向离子注入技术形成以往通过热扩散形成的主体层，从而缩短晶体管的沟道长 度，实现了低导通电阻化。以下，参照图12和图13说明N沟道型横型DMOS晶体管的结构与制造方法。图12 是表示横型DMOS晶体管的结构的俯视图，图13是图12的剖视图，图13㈧是沿图12的 X-X线的剖视图，图13(B)是沿图12的Y-Y线的剖视图。在N型半导体基板10 (例如单晶硅基板)的表面上，形成有N型的源极层11。源 极层11由N型层11A、比N型层IlA浓度高的N+型层IlB构成。另外，在半导体基板10的表面上，与源极层11相邻地形成有栅极绝缘膜12和与 栅极绝缘膜12连接的电场缓和用绝缘膜13 (L0C0S膜)，从该栅极绝缘膜12到电场缓和用 绝缘膜13的一部分上形成有栅电极14(例如由多晶硅膜构成)。该栅电极14形成为环状 地包围源极层11，源极层11从环状的栅电极14的四边形的开口部分露出。另外，栅电极 14的侧壁上形成有隔离膜15(例如由氧化硅膜构成)，使用该隔离膜15形成源极层11的 高浓度N+型层IlB。另外，半导体基板10的表面上形成有N+型漏极层16。漏极层16被配置成在其间 夹着电场缓和用绝缘膜13且与源极层11相隔开。而且，形成有部分与源极层11重叠并且延伸到栅电极14的下方的半导体基板10 的表面上的P型的主体层17。当施加到栅电极14上的电压为阈值电压以上时，该主体层 17的表面反转为N型，形成源极层11与漏极层16之间的导电沟道。以下，说明主体层17的形成方法。形成光致抗蚀层18，该光致抗蚀层18在栅电极 14上具有端部，并覆盖电场缓和用绝缘膜13和漏极层16。源极层11和与源极层11相邻的栅电极14的端部从光致抗蚀层18露出。而且， 从图12的A、B、C、D箭头表示的四个方向进行P型杂质的斜向离子注入。即，将栅电极14 和光致抗蚀层18作为掩模，从比垂直方向倾斜的方向向半导体基板10的表面入射离子束。由于通过这样的斜向离子注入，能够在栅电极14的下面的狭窄的区域中形成主 体层17，因此能够缩短晶体管的沟道长度，并且能够实现低导通电阻化。另外，例如，日本专利公开公报平10-233508号、2004-039773号中记载了 DMOS晶 体管。进行上述的斜向离子注入时，由于栅电极14与光致抗蚀层18的遮蔽效应，很难向栅电极14的内侧的角部注入离子，所以在该部分会引起主体层17的杂质浓度的降低。使 用微细化技术形成DMOS晶体管时，提高栅电极14和光致抗蚀层18的高宽比时，该现象更显者ο结果，在栅电极14的内侧的角部，会引起主体层17的杂质浓度局部降低而导致阈值电压的降低，存在该部分中源极层11与漏极层16之间的漏电流的增加、晶体管截止时的 源极漏极间耐压的降低等问题。
技术实现思路
本专利技术的DMOS晶体管的制造方法鉴于上述问题而实现，在DMOS晶体管的制造方 法中，DMOS晶体管具备半导体基板；第一导电型的源极层，其形成在所述半导体基板的表 面上；栅极绝缘膜，其形成在所述半导体基板的表面上；栅电极，其隔着所述栅极绝缘膜包 围所述源极层并形成为环状；第二导电型的主体层，其与所述源极层重叠，并且延伸到所述 栅电极的下方的半导体基板的表面上；和第一导电型的漏极层，其与所述源极层对应地形 成在所述半导体基板的表面上；该DMOS晶体管制造方法的特征在于，形成所述主体层的工 序，包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子 注入的工序。根据该DMOS晶体管的制造方法，由于形成所述主体层的工序包括将第二导电型 杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序，因此在所 述角部，能够抑制所述主体层的杂质浓度局部降低。由此，能够降低漏电流，并且能够提高 晶体管截止时的源极漏极间耐压。另外，本专利技术的DMOS晶体管的特征在于，具备半导体基板；第一导电型的源极 层，其形成在所述半导体基板的表面上；栅极绝缘膜，其形成在所述半导体基板的表面上； 栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状；第二导电型的主体层，其与 所述源极层重叠，并且延伸到所述栅电极的下方的半导体基板的表面；和第一导电型的漏 极层，其与所述源极层对应地形成在所述半导体基板的表面上；所述主体层的杂质浓度在 所述栅电极的内侧的角部降低，所述源极层远离所述角部而形成。根据该DMOS晶体管，由于所述主体层的杂质浓度在所述栅电极的内侧的角部降 低，并且所述源极层远离所述角部而形成，因此在所述角部，能够抑制所述主体层的杂质浓 度局部降低，并且能够抑制阈值电压低的寄生晶体管的动作。由此，能够降低漏电流，并且 能够提高晶体管截止时的源极漏极间耐压。另外，在图12中，用虚线箭头表示了角部的寄 生晶体管引起的漏电流。根据本专利技术的DMOS晶体管及其制造方法，在通过斜向离子注入形成主体层时，能 够降低源极层与漏极层间的漏电流，并且能够提高晶体管截止时的源极漏极间耐压。附图说明图1是说明本专利技术的第1实施方式的DMOS晶体管及其制造方法的俯视图。图2是图1的DMOS晶体管的剖视图。图3是表示斜向离子注入的方向的图。图4是说明本专利技术的第1实施方式的DMOS晶体管及其制造方法的俯视图。 图5是图3的DMOS晶体管的剖视图。图6是示意表示本专利技术的第1实施方式的DMOS晶体管截止时的能带状态的图。图7是说明本专利技术的第1实施方式的DMOS晶体管及其制造方法的俯视图。图8是说明本专利技术的第1实施方式的DMOS晶体管及其制造方法的俯视图。图9是说明本专利技术的第2实施方式的DMOS晶体管及其制造方法的俯视图。图10是图9的DMOS晶体管的剖视图。图11是示意表示形成在第2实施方式的DMOS晶体管的角部中的寄生晶体管截止 时的能带状态的图。图12是说明现有例的DMOS晶体管及其制造方法的俯视图。图13是图12的DMOS晶体管的剖视图。具体实施例方式以下，说明第1实施方式的横型DMOS晶体管(以下称作DMOS晶体管)及其制造 方法。图1是表示DMOS晶体管的结构的俯视图，图2是图1的剖视图，图2 (A)是沿图1的 X-X线的剖视图，图2(B)是沿图1的Y-Y线的剖视图。另外，对图1和图2的相同构成部分 附加相同的符号，省略其说明。本专利技术的DMOS晶体管的制造方法的特征在于形成主体层17的工序，其中，向栅电 极的内侧的角部进行离子注入。即，如图1、图2所示，形成光致抗蚀层18之后，将光致抗 蚀层18和栅电极14作为掩模，从A'箭头表示的第一方向向栅电极14的内侧的第一角部 14C1进行P型杂质(例如硼或BF2)的第一离子注入。通过该第一离子注入，形成P型的第 一主体层17A'。第一主体层17A'形成为与源极层11部分重叠，并从第一角部14C1延伸 到栅电极14的下方，能够确保第一角部14C1的主体本文档来自技高网...

【技术保护点】
一种ＤＭＯＳ晶体管的制造方法，所述ＤＭＯＳ晶体管具备：半导体基板；第一导电型的源极层，其形成在所述半导体基板的表面上；栅极绝缘膜，其形成在所述半导体基板的表面上；栅电极，其隔着所述栅极绝缘膜包围所述源极层并形成为环状；第二导电型的主体层，其与所述源极层重叠，并且延伸到所述栅电极的下方的半导体基板的表面上；和第一导电型的漏极层，其与所述源极层对应地形成在所述半导体基板的表面上；该ＤＭＯＳ晶体管的制造方法的特征在于，形成所述主体层的工序，包括将第二导电型杂质朝所述栅电极的内侧的角部向所述半导体基板的表面进行离子注入的工序。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：武田安弘，大竹诚治，菊地修一，
申请(专利权)人：三洋电机株式会社，三洋半导体株式会社，
类型：发明
国别省市：JP[日本]