集成电路形成方法技术

本发明专利技术涉及一种集成电路形成方法，尤其是形成包含一连通气隙的半导体封装的方法。半导体封装包含一介电层、一金属连通道、一沉积于介电层及金属连通道间的气隙以及一间隙壁位于气隙及金属连通道间，其中间隙壁支撑金属连通道，且间隙壁隔离金属连通道及气隙。本发明专利技术揭露形成上述半导体封装的方法。

【技术实现步骤摘要】

本专利技术是有关于一种半导体，且特别是有关于一种包含气隙半导体封装的 。
技术介绍
现代半导体的封装是由多层堆叠的物质形成，包含许多电性趋动的元件， 并通过金属连通道以互相电性连接。虽然沉积二氧化硅于铝导体间的结构在过 去被使用，但是为了制造更高速的半导体装置，现在多使用铜导体做为金属连 通道，并以适合的介电物质如低介电常数的介电物质来取得传导速度上的优势。这样的制造方式，降低了限制集成电路频率速度(clockspeed)的阻容延 迟(resistive capacitance delay)所造成的影响。集成电路的后段工艺(back-end-of-line; BEOL)中，是用以制造导电的 连信道于各层间，因此须要将铜置入介电物质中。单嵌刻(single damascene) 或双嵌刻(dual damascene)连通层即是后段工艺中用以形成铜材质的连信道 电路以电性连接各集成电路层间的元件。 一些集成电路的结构包含沟槽，其中 沟槽填满铜导体或接孔以电性连接各集成电路封装层间的导体。这些沟槽及接孔结构是通过各种光刻术(photolithography)及物质移除工 艺(material removal processes)如异向性干式气体等离子t虫亥U (anisotropic dry gas plasma etching)来形成于介电物质中。干式蚀刻是在蚀刻机中施加电磁能 (如远红外线)于包含化学反应物的气体中，以进一步与须移除或蚀刻的物质 起反应。气体等离子发射出带正电荷的离子撞击并溶解介电物质。在使用对应 集成电路的形式的开口的硬掩膜及/或图案化的光刻层于介电层上后，由于在 硬掩膜或光刻胶下的介电层不会被溶解，因此，介电层上将形成不同形状的沟 槽或接孔。由于在异向性干式等离子体蚀刻中，离子几乎以垂直表面的方向撞 击介电物质，因此垂直方向的沟槽及接孔的产生几乎不会在硬掩膜及光刻胶下 发生底切现象(undercut)。由干式蚀刻形成沟槽及接孔后，铜金属将以如化学气相沉积法(chemical vapor deposition; CVD)、物理气相沉积法(physical vapor deposition; PVD)、 等离子增长型化学气相沉积法(plasma-enhanced physical vapor deposition; PECVD)、电化学镀层法(electrochemical plating; ECP)、无电镀(electroless plating)等技术沉积于这些介电层的开孔结构中。后续步骤如化学机械研磨法 (chemical mechanical planarization)或蚀刻工艺，如在须研磨介电物质层的顶 部表面时可被使用，以形成一平坦的表面，使其它层的介电物质及连通道可以 再形成于上面。随着工艺尺寸愈来愈小，自90纳米、65纳米以至最新的45纳米工艺， 线及线间的电容效应亦成为限制集成电路频率速度的重要因素。低介电常数的 物质如黑钻石，具有低于3的介电常数，将被使用以形成较佳的电性隔离物质， 以隔离各连通道或是减少线与线间的电容效应。因此，阻容延迟亦被降低。更 进一步降低阻容效应的方式，是通过使用多孔超低介电常数的物质(等于或小 于2.5)如黑钻石n，以应付45纳米工艺的需求。虽然上述方式对连通道间的 隔离有所改进，但是较低的介电常数亦减少了机械模数(mechanical modulus) 而使得物质较脆弱而容易损毁。使用气隙于半导体封装与结构以加强连信道隔离，是己知的技术。因为空 气具有比任何物质都低的介电常数(等于l)，因此利用气隙形成于多层的半 导体结构以隔离连信道并降低线与线间的电容效应及阻容延迟是主流的趋势。 已公开的美国专利2005/0074960及2005/0074961叙述了将气隙形成于半导体 结构的技术，但是这些技术效果并不理想。请参照图1，是由2005/0074961 一案中所撷取， 一半导体具有气隙结构、铜导体及金属障壁层(metal barrier layer)，位于气隙邻近的空间。其中金属障壁层为隔离铜导体以防止铜迁移 (migration)至介电层物质。这样的结构将由于金属导体缺乏横向支撑力，容 易往气隙空间的方向受挤压或变形，因此造成电子迁移(electromigration; EM) 的可靠度的问题。因此，如何设计一个新的多层半导体结构，仍具有气隙，却不致发生上述 缺陷，是业界亟待解决的问题
技术实现思路
本专利技术所要解决的技术问题在于提供一种，尤其是一多 层半导体封装结构及半导体封装结构形成方法，通过气隙结构以隔离金属连信 道以降低容阻延迟，并提供一横向支撑力予金属连通道的导电物质以克服电子 迁移的可靠度的问题。本专利技术的一实施例中， 一半导体封装结构包含 一介电层、 一金属连通道、 一气隙位于介电层及连通道间以及一间隙壁位于金属连通道及气隙间，一实施 例中，金属连通道由铜及一障壁层形成，在其它实施例中障壁层为氮化钛。一 实施例中，间隙壁具有一未穿透形成于半导体封装结构内的蚀刻终止层的深 度。为了实现上述目的，本专利技术提供一种，用以形成一半导 体结构，包含下列步骤提供一介电层，介电层覆盖于一基板上；形成一连通凹槽(interconnectrecess)于介电层；对至少一部份连通凹槽内的一曝露介电 层侧壁进行一处理，以形成一处理后侧壁部份；形成一间隙壁(spacer)物质 于连通凹槽内的曝露介电层侧壁上；形成一导电物质于连通凹槽内并邻接间隙 壁物质；以及移除处理后侧壁部份以形成一气隙(airgap)于间隙壁物质及介 电层之间。为了实现上述目的，本专利技术另外提供一种，用以形成具 有多个气隙的一多层半导体结构，包含下列步骤提供一多层半导体封装，多 层半导体封装包含一硅基板、位于硅基板上的一蚀刻终止层、位于蚀刻终止层 的一介电层以及位于介电层上的一保护层，其中保护层可抵抗一灰化过程以保 护介电层；形成一连通凹槽，连通凹槽穿透保护层以进入介电层，连通凹槽接 收一金属导电物质以形成一电性连通道，其中连通凹槽中包含一曝露介电层侧 壁，连通凹槽并未穿透蚀刻终止层；氧化至少一部份连通凹槽内的一曝露介电 层侧壁以形成一氧化部份；沉积一间隙壁物质于连通凹槽中的曝露介电层侧壁 之上；以及溶解氧化部份以形成一气隙于间隙壁物质及介电层之间，其中间隙 壁支撑导电物质，且间隙壁隔离导电物质及气隙。为了实现上述目的，本专利技术又提供一种，用以形成具有 多个气隙的一多层半导体结构，包含下列步骤提供一多层半导体封装 (package)，多层半导体封装包含一硅基板、位于硅基板上的一蚀刻终止层、 位于蚀刻终止层的一介电层以及位于介电层上的一保护层，其中保护层可抵抗一灰化过程以保护介电层；形成一连通凹槽，连通凹槽穿透保护层以进入介电 层，连通凹槽接收一金属导电物质以形成一电性连通道，其中连通凹槽中包含 一曝露介电层侧壁定义于介电层中；氧化至少一部份连通凹槽内的一曝露介电 层侧壁以形成一氧化部份；沉积一间隙壁物质于连通凹槽中的曝露介电层侧壁 之上；以及以一氢氟酸溶液溶解氧化部份以形成一气隙于间隙壁物质及介电层 之间，其中间隙壁支撑导电物质，且间隙壁隔离导电物质及气隙。为了实现上述目的，本发本文档来自技高网...

【技术保护点】
一种集成电路形成方法，其特征在于，用以形成一半导体结构，包含下列步骤：　提供一介电层，该介电层覆盖于一基板上；　形成一连通凹槽于该介电层；　对至少一部份该连通凹槽内的一曝露介电层侧壁进行一处理，以形成一处理后侧壁部份；　 　形成一间隙壁物质于该连通凹槽内的该曝露介电层侧壁上；　形成一导电物质于该连通凹槽内并邻接该间隙壁物质；以及　移除该处理后侧壁部份以形成一气隙于该间隙壁物质及该介电层之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈宪伟，郑心圃，蔡豪益，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]