多层印刷配线板及其制造方法技术

多层印刷配线板（１０）包括：核心基板（２０）；积层（３０），其形成于该核心基板（２０）上，并在上表面设置有导体图案（３２）；低弹性模量层（４０），其形成于该积层（３０）上；焊盘（５２），其设置在该低弹性模量层（４０）的上表面，通过焊垫（６６）与半导体芯片（７０）连接；以及导体柱（５０），其贯通低弹性模量层（４０），将焊盘（５２）和导体图案（３２）电连接，导体柱（５０）的上部和下部的直径均为８０μｍ，中间部的直径为３５μｍ，高度为２００μｍ。该导体柱（５０）的长径比Ｒａｓｐ（高度／最小直径）为５．７，最大直径／最小直径为２．３。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及。
技术介绍
近年来，在以便携信息终端和通信终端为代表的电子设备中，高功能化和小型化异常显著。作为将用于这些电子设备的半导体芯片高密度地安装于多层印刷配线板上的方式，正在采用直接在多层印刷配线板上表面安装半导体芯片的倒装芯片(flip-chip)方式。作为这样的多层印刷配线板，已知有如下的多层印刷配线板包括核心基板、形成于该核心基板上的积层、以及在该积层的上面可通过焊垫安装半导体芯片的安装用电极。此处，作为核心基板，使用由环氧树脂、BT(双马来酰亚胺-三嗪)树脂、聚酰亚胺树脂、聚丁二烯树脂、酚醛树脂等与玻璃纤维等强化材料共同成型而得到的基板，这些核心基板的热膨胀系数约为12～20ppm/℃(30～200℃)，与半导体芯片的硅的热膨胀系数(约3.5ppm/℃)相比，大致是其4倍以上。因此，在上述的倒装芯片方式中，在反复产生伴随半导体芯片的发热的温度变化时，由于半导体芯片与核心基板的热膨胀量和热收缩量不同，使焊垫和半导体芯片的绝缘层有可能被破坏。为解决该问题，提出了如下的多层印刷配线板，在积层上设置低弹性模量的应力缓和层，在该应力缓和层的上面设置安装用电极，利用导体柱将积层上的导体图案和安装用电极连接起来(参照日本特开昭58-28848号公报、日本特开2001-36253号公报)。例如在日本特开2001-36253号公报中公开了如图12所示的多层印刷配线板100，在积层130的上面层叠低弹性模量层140，通过通孔150将积层130的上面的导体图案132和形成于低弹性模量层140上面的安装用电极142连接起来。但是，在该多层印刷配线板中，若反复进行加热/冷却，则电阻变化增大，对所搭载的半导体芯片70的供电有可能变得不充分。并且，在为了IC芯片的高速化而对层间绝缘膜进行多孔化(porous)以减少配线间电容时，IC芯片变脆，有可能被破坏。
技术实现思路
本专利技术是为解决上述课题而提出的，其目的在于，提供一种能够防止由热膨胀/热收缩引起的与电子部件的连接破坏、并且稳定地向电子部件供电的多层印刷配线板。并且，另一目的在于提供一种制造这种多层印刷配线板的方法。本专利技术的专利技术者们进行潜心研究的结果发现，在现有的多层印刷配线板中，由于贯通低弹性模量层的通孔的长径比小、即高度/直径小(例如，日本特开2001-36253号公报的实施例中为0.5)，所以低弹性模量层不变形，使得应力集中于焊垫，发生了不良情况，从而完成了本专利技术。本专利技术为了达到上述目的，采用了以下手段。即，本专利技术的多层印刷配线板包括核心基板；积层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该积层上；安装用电极，其设置在该低弹性模量层的上表面，通过连接部与电子部件连接；以及导体柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，所述导体柱的长径比Rasp为4≤Rasp＜20。在该多层印刷配线板中，由于导体柱的长径比Rasp为4≤Rasp＜20，所以，即使产生由核心基板与电子部件之间的热膨胀系数差引起的应力，也能够可靠地缓和该应力，能够防止由热膨胀/热收缩引起的与电子部件的连接破坏。并且，能够减小反复加热/冷却时的电阻的变化率，能够稳定地向所搭载的电子部件供电。可以预料到能够得到这些效果的理由是，由于导体柱的长径比Rasp大，所以导体柱也随着低弹性模量层变形。此外，本专利技术中导体柱的长径比Rasp是指导体柱的高度/导体柱的直径(如果直径不一样时为最小直径)。在本专利技术的多层印刷配线板中，导体柱的长径比Rasp若小于4，则反复加热/冷却时，电阻变化大，所以不优选，若大于等于20，则反复加热/冷却时，有可能在导体柱上产生裂纹，因此不优选。换言之，导体柱的长径比Rasp若小于4，则由于导体柱不变形而妨碍低弹性模量层的变形，所以不优选，若大于等于20，则导体柱变形过度而疲劳破坏，所以不优选。该长径比Rasp优选为4≤Rasp≤6.5。在本专利技术的多层印刷配线板中，优选导体柱的直径超过30μm。这样，能够抑制向所搭载的电子部件供电时的电压降，能够防止电子部件发生误动作。并且，能够将导体柱的电阻抑制得较低。此处，电子部件为小于等于1GHz的IC芯片时，即使将导体柱设定为小于等于30μm，也难以引起电压降，为大于等于3GHz的高速的IC芯片时，电压降变得显著，所以优选导体柱的直径超过30μm。另外，当导体柱的粗细不一样时，优选最细部分的直径超过30μm。理由是，导体柱的导体电阻变小，或者耐疲劳劣化性和耐热循环性提高。并且，导体柱的直径优选大于30μm且小于等于60μm。在本专利技术的多层印刷配线板中，所述导体柱可以形成为具有缩颈的形状。这样，与大致笔直形状的导体柱相比，能够进一步抑制反复加热/冷却时的电阻的变化率。这是因为，导体柱以缩颈为中心(起点)，随着低弹性模量层变形。此外，缩颈是指沿轴向观看导体柱时，比上部和下部细的部分。在这样的具有缩颈的形状的导体柱中，优选该导体柱的最粗部分的直径与最细部分的直径之比(最粗部分/最细部分)大于等于2。在本专利技术的多层印刷配线板中，所述安装用电极也可以是所述导体柱的顶部，其形成为与所述低弹性模量层的上表面大致同一平面。这样，与独立于导体柱而形成安装用电极的情况相比，能够更简单地制作。在本专利技术的多层印刷配线板中，所述低弹性模量层优选在30℃时的杨氏模量为10MPa～1GPa。这样，能够更可靠地缓和由热膨胀系数差引起的应力。并且，该低弹性模量层更优选在30℃时的杨氏模量为10MPa～300MPa，最优选为10MPa～100MPa。并且，所述导体柱优选使用电导性良好的材料形成，优选由例如铜、焊料或包括它们中的任何一个的合金形成。制造本专利技术的多层印刷配线板中具有缩颈的形状的导体柱的多层印刷配线板的方法包括如下工序(a)在设置于积层上表面的导体图案上，形成顶部由保护层保护、并且粗细大致相同的导体柱，其中，该积层形成于核心基板上；(b)通过调整浸渍在用于侵蚀该导体柱的蚀刻液中的时间，将导体柱成型为具有缩颈的形状；(c)去除上述顶部的保护层之后，形成与所述导体柱大致相同高度的低弹性模量层；(d)在该导体柱的上表面形成安装用电极。这样，通过调整蚀刻工序(所述工序(b))中的浸渍于蚀刻液中的时间、即蚀刻时间，能够将导体柱成型为具有缩颈的形状。并且，蚀刻时间和导体柱的形状之间的关系，可以根据蚀刻液的种类和导体柱的材质，通过预先进行实验来适当设定。附图说明图1是本实施方式的多层印刷配线板的剖面图。图2是表示本实施方式的多层印刷配线板的制作中途的剖面图。图3是表示本实施方式的多层印刷配线板的制作中途的剖面图。图4是表示本实施方式的多层印刷配线板的制作中途的剖面图。图5是表示本实施方式的多层印刷配线板的制作中途的剖面图。图6是表示本实施方式的多层印刷配线板的制作中途的剖面图。图7是表示本实施方式的多层印刷配线板的制作中途的剖面图。图8是表示本实施方式的多层印刷配线板的制作中途的剖面图。图9是表示导体柱的形状与电阻之间的变化率的关系的表。图10是表示导体柱的最小直径与电压下降量之间的关系的表和曲线图。图11是表示导体柱的长径比与应力比之间的关系的表和曲线图。图12是现有例的多层印刷配线板的剖面图。图13是表示导体柱的形本文档来自技高网...

【技术保护点】
一种多层印刷配线板，包括：核心基板；积层，其形成于该核心基板上，并在上表面设置有导体图案；低弹性模量层，其形成于该积层上；安装用电极，其设置在该低弹性模量层的上表面，通过连接部与电子部件连接；以及导体 柱，其贯通所述低弹性模量层，将所述安装用电极和所述导体图案电连接，所述导体柱的长径比Ｒａｓｐ为４≤Ｒａｓｐ＜２０。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：苅谷隆，古谷俊树，
申请(专利权)人：揖斐电株式会社，
类型：发明
国别省市：JP[日本]