半导体存储器及其驱动方法技术

本发明专利技术的课题是提供栅结构简单，并且在一个存储单元中存储４位的信息的非易失性半导体存储器。在半导体衬底表面规定有源区１０１和与其正交的有源区１０２，以夹住交叉区１０３的方式在有源区１０１和有源区１０２内形成扩散区。而且，将栅结构Ｇ↓［Ｎ］形成为线状，使其通过交叉区１０３。进而在扩散区设置端子Ｄ↓［Ｍ］、Ｄ↓［Ｉ］，使其能与金属布线Ｍ↓［１］、Ｍ↓［２］连接。

【技术实现步骤摘要】

本专利技术涉及，特别是涉及在非易失性存储器中存储多位的信息的技术。
技术介绍
半导体存储器的存储密度的大容量化，按照所谓的按比例法则，可以通过缩小单元尺寸来实现。但是，由于光刻等技术方面的原因，或因为构成存储单元的栅绝缘膜、源扩散层和漏扩散层的减薄的限度等，单元尺寸的缩小近年越来越困难。于是，作为解决此问题的一个方法，尝试了在一个存储单元中存储多个信息的多位化。在有望成为多位的非易失性存储器的存储器中，可以列举出所谓的MONOS型非易失性半导体存储器(参照非专利文献1)。在该MONOS型非易失性半导体存储器中，借助于栅绝缘膜具有所谓的ONO(氧化物-氮化物-氧化物)结构，将经氧化硅膜注入的热电子的注入部位分为2处，实现了在1个存储单元中存储2位的信息的多位化。另外，在专利文献1中，对MONOS型非易失性半导体存储器，制成了栅绝缘膜具有2层氮化硅膜的结构。通过将热电子的注入部位分为2处，并且区分热电子只注入到第1层氮化硅膜的状态和热电子注入到第1层和第2层氮化硅膜的状态，实现了存储4位的信息的多位化。但是，在现有的MONOS型非易失性半导体存储器中，对1个存储单元只能存储2位的信息，另外，在专利文献1所记述的专利技术中虽然可以存储4位的信息，但具有复杂结构的栅绝缘膜，存在制造工序增多以及随之而来的制造成本增加的问题。B.Eitan等，“Can NROM，a2-bit，Trapping Storage NVM Cell，Give a Real Challenge to Floating Gate Cells？”SSDM(1999) 特开2001-110918号公报
技术实现思路
本专利技术是鉴于上述问题而进行的，其目的在于不增加制造工序而在一个存储单元中存储4位的信息本专利技术的半导体存储器具备在衬底表面规定成线状的第1有源区；在上述衬底表面以具有与上述第1有源区的交叉区的方式规定成线状的第2有源区；在上述第1有源区以夹住上述交叉区的方式形成的第1扩散区和第2扩散区；在上述第2有源区以夹住上述交叉区的方式形成的第3扩散区和第4扩散区；在上述衬底上通过上述交叉区形成为线状的栅结构；以及分别与上述第1至第4扩散区连接的第1至第4端子。按照本专利技术第1方面的半导体存储器，具备在衬底表面规定成线状的第1有源区；在上述衬底表面以具有与上述第1有源区的交叉区的方式规定成线状的第2有源区；在上述第1有源区以夹住上述交叉区的方式形成的第1扩散区和第2扩散区；在上述第2有源区以夹住上述交叉区的方式形成的第3扩散区和第4扩散区；在上述衬底上通过上述交叉区形成为线状的栅结构；以及分别与上述第1至第4扩散区连接的第1至第4端子。因此，借助于使在构成栅结构的栅绝缘膜中扩散区附近产生的热电子局域化并存储，可以对1个存储单元存储4位的信息。另外，由于不需要由具有复杂结构的栅绝缘膜构成的栅结构，所以可以不增加制造工序而进行制作。附图说明图1是示出本专利技术实施例(1)的半导体存储器的存储单元阵列的俯视图。图2是示出一个存储单元的尺寸例的俯视图。图3是示出图2所示的一个存储单元的概况的剖面图。图4是示出一个存储单元的电子写入位置的位置关系的俯视图。图5是示出一个存储单元的写入工作的剖面图。图6是示出一个存储单元的擦除工作的剖面图。图7是示出一个写入状态的存储单元的读出工作的剖面图。图8是示出一个擦除状态的存储单元的读出工作的剖面图。具体实施例方式〔实施例1〕图1示出了本专利技术实施例1的半导体存储器的存储单元阵列的俯视图。图2示出了一个存储单元的俯视图，图3是图2的A-A线剖面的概略图，示出了1个存储单元的剖面结构。如图1所示，本实施例的半导体存储器的结构是在衬底表面，例如在P型硅衬底表面，将作为被场氧化膜隔离的区域的多个有源区101在图中的横方向规定成线状。另外，将多个有源区102在图中的纵方向规定成线状。即，多个有源区101与多个有源区102相互正交，规定成网格状。另外，多个栅结构GN在与有源区101和有源区102呈45度的方向通过有源区101与有源区102的交叉区103(有源区101与有源区102重叠的区域)形成为线状。另外，在有源区101和有源区102中以夹住栅结构GN(以下，有时仅称为“栅”)的方式形成N型扩散区(图3的区域306)。即，在P型有源区101、102中的被栅结构GN覆盖的以外部分形成N型扩散区。在扩散区上分别设置用于与在覆盖上表面的层间绝缘膜(未图示)上形成的金属布线M1连接的接触DM，或用于与金属布线M2连接的接触DI。多条金属布线M1以沿图中的纵方向通过在有源区101上形成的接触DM的方式配置，多条金属布线M2以沿图中的横方向通过在有源区102上形成的接触DI的方式配置。在该图中，有源区101、有源区102和通过它们的交叉区103而形成的栅结构GN，还有以夹住该栅结构GN的方式在有源区内形成的扩散区以及4个接触如在图中用虚线四边形包围的那样，构成1个存储单元CIM。而且，DM、DM+1、DI、DI+1根据存储单元CIM的工作，分别与漏端子和源端子的某一个对应。这里，上述的结构不限于该形式。只要栅结构GN通过交叉区103而形成，就无需以呈45度的角度与有源区101和有源区102交叉。不过当使栅结构GN通过交叉区103并对有源区101例如呈小于45度的角度与其交叉而形成时，需要将有源区102的间隔规定得宽些，以使栅结构GN也通过其他交叉区103。但是，由于借助于如上述结构那样使栅结构GN以呈45度的角度与有源区101和有源区102交叉的方式形成，可以将有源区101之间的间隔与有源区102之间的间隔规定得相等，因而可以减小存储单元的面积。另外，如后所述，栅结构GN由栅绝缘膜和在其上形成的栅电极构成。这里，也可以只将栅结构GN中的栅绝缘膜分散存在于交叉区103上形成，而将栅电极形成为线状。但是，由于借助于如本实施例的结构那样将栅绝缘膜与栅电极制成相同的形状，相对于仅使栅绝缘膜分散存在的结构来说，能够同时形成栅绝缘膜和栅电极，因而可以减少光刻工序、刻蚀工序等。图2是选出图1所示的存储单元阵列中的1个存储单元CIM，示出其尺寸例的俯视图。在该图中省略了金属布线M1和M2的图示。在使有源区101和有源区102的宽度W1为0.12μm的场合，当栅结构GN的宽度WGATE以覆盖交叉区103的方式构成时，其值约为0.17μm。另外，栅结构GN以α＝45度的角度与有源区101和有源区102交叉。在如此构成的场合，存储单元的宽度W2为0.44μm左右。图3是图2的A-A线剖面的概略图。在硅衬底上形成了栅结构GN。栅结构GN具有如下的结构作为栅绝缘膜304具有由氧化硅膜301、在氧化硅膜301上形成的氮化硅膜302和在氮化硅膜302上形成的氧化硅膜303构成的所谓ONO(氧化物-氮化物-氧化物)膜，作为栅电极305在该栅绝缘膜304上形成了多晶硅膜。即，在本实施例中，作为第1绝缘膜和第3绝缘膜使用了氧化硅膜。而且，作为第2绝缘膜使用了氮化硅膜。一般都知道，氮化硅膜的膜中有许多陷阱，它具有分散地俘获电子的性质。扩散区306以夹住该栅结构GN的方式形成。即，在图2中，在有源区101中未被栅结构GN覆盖的区域形成扩散区306。在图3中，在图中左侧的扩散本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于：具备：在衬底表面规定成线状的第１有源区；在上述衬底表面以具有与上述第１有源区的交叉区的方式规定成线状的第２有源区；在上述第１有源区以夹住上述交叉区的方式形成的第１扩散区和第２扩散 区；在上述第２有源区以夹住上述交叉区的方式形成的第３扩散区和第４扩散区；在上述衬底上通过上述交叉区形成为线状的栅结构；以及分别与上述第１至第４扩散区连接的第１至第４端子。

【技术特征摘要】
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【专利技术属性】
技术研发人员：德光成太，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]