【技术实现步骤摘要】
本专利技术涉及一种，更具体地涉及 当实施用于限定多个接触孔以矩阵形状布置的蚀刻工艺时可使用的半导 体器件硬^^模图案及其形成方法。
技术介绍
在半导体衬底中形成多个半导体元件例如晶体管，并且形成金属线以电连接半导体元件。半导体衬底的金属线和结区(例如，晶体管的源极或 漏极区域)通过接触塞电连接。在动态随M取存储器(DRAM)器件的情况下，在半导体衬底中形成 晶体管和存储节点接触塞。在形成接触塞之前，在层间电介质中限定接触 孔。DRAM器件基于晶体管和电容器的布置进行分类。在4F4 DRAM器 件中，存储节点接触塞在单元区域中以矩阵的形状布置。在晶体管形成之 后，形成层间电介质，在单元区域中的层间电^h质中限定多个接触孔并且 所述接触孔以矩阵的形状布置。随着半导体器件集成度的提高，在4F4 DRAM器件中的接触孔的布置具有比啄光设备的分辨率极限更小的间 距。因此，当形成光刻胶图案用于限定其中将限定接触孔的区域时，必须 对光刻胶层实施两次光刻过程。结果，增加了加工成本。此外，难以降低 分辨率系数(kl)到低于0.20。
技术实现思路
本专利技术的一个实施方案涉及一种半导...
【技术保护点】
一种用于形成半导体器件的硬掩模图案的方法，所述方法包括： 在半导体衬底上形成第一硬掩模图案； 形成第二硬掩模图案，所述第二硬掩模图案包括基本垂直于所述第一硬掩模图案的第一图案和位于所述第一硬掩模图案之间的第二图案；和 在所述第一图案之间形成第三硬掩模图案。
【技术特征摘要】
KR 2007-11-29 10-2007-01226471. 一种用于形成半导体器件的硬掩模图案的方法，所述方法包括在半导体衬底上形成第一硬掩模图案；形成第二硬掩模图案，所述第二硬掩模图案包括基本垂直于所述第一硬掩模图案的第一图案和位于所述第一硬掩模图案之间的第二图案；和在所述第一图案之间形成第三硬掩模图案。2. 根据权利要求1所述的方法，还包括在形成所述第一硬掩模图案之 前，在所述半导体衬底上形成下层和第一硬层。3. 根据权利要求2所述的方法，其中所述第一硬层包括旋涂碳(SOC)层。4. 根据权利要求l所述的方法，其中所述第一硬掩模图案包括含Si的底 部抗反射涂层(BARC )o5. 根据权利要求1所述的方法，其中形成所述第二硬掩模图案包括形成第 一辅助层至允许基本保持由所述第 一硬掩模图案形成的阶梯部 分的厚度；在所述第一辅助层上形成第二硬层，使得由阶梯部分在所述第一辅助 层中限定的间隔由所述第二硬层填充；和通过实施图案化工艺形成所述第 一和第二图案，使得所述第二硬层保 留在所述第一辅助层中限定的间隔中并且还沿基本垂直于所述第一硬掩 模图案的方向保留在所述第一辅助层上。6. 根据权利要求5所述的方法，其中所述第一辅助层包含碳聚合物。7. 根据权利要求5所述的方法，还包括在所述第二硬层上形成抗反射层。8. 根据权利要求5所述的方法，其中所述第一硬掩模图案和所述第二图 案之间的距离由所述第 一辅助层的厚度确定。9. 根据权利要求1所述的方法，其中所述第二硬掩模图案包括含Si的 BARC层。10. 根据权利要求1所述的方法，其中形成所述第三硬掩模图案包括形成第二辅助层至允许基本保持由所述第二硬掩模图案形成的阶梯部 分的厚度；在所述第二辅助层上形成第三硬层，使得由所述阶梯部分在所述第二辅助层中限定的间隔由所述第三硬层填充；和通过实施图案化工艺形成所述第三硬掩模图案，使得所述第三硬层保 留在所述第二辅助层限定的间隔中。11. 根据权利要求10所述的方法，其中所述第二辅助层包含碳聚合物。12. 根据权利要求10所述的方法，其中所述第一图案和所述第三硬掩模图 案之间的距离由所述第二辅助层的厚度确定。13. 根据权利要求10所述的方法，其中所述第三硬掩模图案包括含Si的 BARC层。14. 根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案 包^^相同的材料.15. 根据权利要求1所述的方法，其中所述第一、第二和第三硬掩模图案 在彼此不同的层上形成。16. 根据权利要求15所述的方法，其中所述第二硬掩模图案的所述第一和 第二图案在彼此不同的层上形成。17. 根据权利要求1所述的方法，其中通过所述第一、第二和第三硬掩模 图案形成的间隔是其中将形成接触孔的接触区。18. 根据权利要求17所述的方法，其中所述第一硬掩模图案的间距是所述 接触区的间距的约两倍。19. 根据权利要求17所述的方法，其中所述第一图案的间距是所述接触区 的间距的约两倍。20. 根据权利要求17所述的方法，...
【专利技术属性】
技术研发人员：郑宇荣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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