具有超级结的半导体器件制造技术

一种半导体器件，包括：第一半导体层（１）；具有第一和第二柱层（１１ａ－１８ａ，１１ｂ－１８ｂ）的ＰＮ柱层（１１－１８）；以及第二半导体层（３）。第一和第二柱层中的每一个都包括沿水平方向交替设置的第一和第二柱（２１ｎ，２１ｐ）。第一和第二柱层分别具有通过在预定深度从第一柱中的杂质量减去第二柱中的杂质量定义的第一和第二杂质量差异。第一杂质量差异为恒定的正值。第二杂质量差异为恒定的负值。

【技术实现步骤摘要】

本专利技术涉及一种具有超级结的半导体器件。
技术介绍
近年来，在功率应用中使用的半导体器件领域中出现了一种半导体器 件。这种垂直半导体器件使人们能够既提高击穿电压又能降低导通状态电阻，其具有一PN柱层，起到作为漂移层的超级结(SJ)的作用。在下文中 将把这种半导体器件縮写为SJ-M0S晶体管。例如，在JP-A-2004-72068 (即 专利文献l)中公开了这种SJ-MOS晶体管。图22A和图22B为示意性示出常规的典型SJ-M0S晶体管90的截面图。 图22A示出了 SJ-M0S晶体管90的重复单元结构，而图22B示出了由图22A 中的单元结构构成的SJ-M0S晶体管90。当在点划线表示的对称轴A1-A1、 A2-A2处依次反转并重复图22A所示的单元结构时，就构成了图22B所示的 SJ-MOS晶体管90。图22A和图22B所示的SJ-M0S晶体管90是N沟道SJ-M0S晶体管，使 用N型(n+)半导体层1构成的硅衬底作为漏极区。在N型半导体层1上 方形成具有厚度d的PN柱层10。通过交替反复设置彼此具有相同杂质浓度 (即X0n二X0p)和宽度(即W0n=W0p)的N型柱20n和P型柱20p形成PN柱 层，N型柱和P型柱是由硅构成的外延层。各个柱彼此毗邻。在PN柱层IO 上方形成P型(p-)半导体层(即基体区)3，半导体层3是硅构成的外延 层并起到沟道形成层的作用。换言之，SJ-M0S晶体管90是如图22B所示构 造的半导体器件。亦即，与PN柱层10的第一界面B1邻接形成N型半导体 层1 ，与PN柱层10的第二界面B2邻接形成P型半导体层3。在P型半导体层3的表面部分中选择性地形成N型(n+)区域4作为源 极区。连接到共同与N型区域4相邻的源电极的P型(p+)区域是用于修正 P型半导体层3的电势而形成的接触区。与N型区4相邻形成由侧壁绝缘膜5和掩埋多晶硅6构成的沟槽结构的绝缘栅电极7，使其穿透P型半导体层 3。将SJ-M0S晶体管90中的N型柱20n、 P型柱20p、 N型区4、 P型区3a 和绝缘栅电极7设置成衬底表面中垂直于图22A和图22B的表面的条形图 案，但图中未示出。图22A和图22B所示的SJ-MOS晶体管90的特征在于其具有充当超级 结的PN柱层10。这使其成为与没有PN柱层的常规垂直MOS晶体管(DMOS 晶体管)相比在实现击穿电压提高和导通电阻降低方面性能优异的半导体 元件。将会给出更多具体的描述。在SJ-MOS晶体管90中，PN柱层10的N 型柱20n在晶体管导通时充当漂移层。当晶体管截止时，P型柱20p具有将 耗尽层拓展到作为电流通路的N型柱20n的功能。在没有P型柱的DMOS晶 体管中，当作为漂移层的N型层浓度增大时会出现一个问题。耗尽层未得 到扩展，击穿电压下降。同时，在图22A和图22B所示的SJ-MOS晶体管90 中，即使在作为漂移层的N型柱20n的杂质浓度增大且导通电阻下降时也 能够实现以下效果在晶体管截止时，可以通过适当设置P型柱20p等的 杂质浓度将耗尽层扩展到N型柱20n;从而可以实现击穿电压的提高和导通 电阻的降低。 JP-A-2004-72068如上所述，为了在图22A和图22B的SJ-MOS晶体管90中获得高击穿 电压，需要将耗尽层扩展到作为漂移层的N型柱20n。为了将耗尽层扩展到 N型柱20n，施加如下条件应当使N型柱20n的杂质量。浓度X体积) 和P型柱20p的杂质量。浓度X体积)彼此相等。将PN柱层10设计成 满足该条件。然而存在一个问题。如果在形成PN柱层10时产生了形状处 理上的变化或杂质浓度的变化(下文统称为形成过程中的变化)，就无法满 足以上条件。因此，由于N型柱20n或P型柱20p的杂质量过多，阻止了 耗尽层扩展到漂移层中，并使SJ-MOS晶体管90的击穿电压降低。当SJ-MOS 晶体管90的导通电阻减小时，由于形成过程中的上述变化造成的击穿电压 下降变得更加明显。亦即，由于提高N型柱20n的杂质量来降低导通电阻， 因此也需要类似地提高P型柱20p的杂质量。结果，相对地增大了因形成 过程中的变化导致的杂质过量的变化。因此，当增大N型柱20n的杂质量 从而降低了 SJ-MOS晶体管90的导通电阻时，由于上述形成过程中的变化8导致的击穿电压的变化进一步增大。为了应对SJ-M0S晶体管特有的上述问题，专利文献1提出了一种倾斜 结构。在专利文献l中所公开的半导体元件中，在PN柱层中的N型柱和P 型柱之间的接合区域中提供倾斜角。在这种倾斜结构中，从PN柱层的主表 面侧向后侧，N型柱的宽度和P型柱的宽度在相反方向上变化。结果，在该 结构中，N型柱的杂质量和P型柱的杂质量也在相反方向上变化。因此，即 使在出现上述形成过程中的变化时，在PN柱层的深度中的某处也存在满足 上述杂质量的相等条件的区域。因此可以在该区域中将耗尽层扩展到N型 柱。然而，即使在上述倾斜结构中，满足上述杂质量的相等条件的区域也 仅限于PN柱层中的一些狭窄区域，由于形成过程中的变化导致的击穿电压 的变化仍然很大。
技术实现思路
考虑到上述问题，本公开内容的目的是提供一种半导体器件，其具有 击穿电压变化小的作为超级结的PN柱层。根据本公开内容的一方面， 一种半导体器件包括具有第一导电类型的第一半导体层；设置于所述第一半导体层上的PN柱层；以及具有第二导 电类型且设置于所述PN柱层上的第二半导体层。PN柱包括第一柱层和第二 柱层。第一柱层设置于第一半导体层上，第二柱层设置于第一柱层和第二 半导体层之间。第一柱层和第二柱层中的每一个都包括具有第一导电类型 的第一柱和具有第二导电类型的第二柱。沿着平行于PN柱层和第一半导体 层之间的第一边界的水平方向交替设置第一柱层中的第一柱和第二柱。沿 着平行于PN柱层和第二半导体层之间的第二边界的水平方向交替设置第二 柱层中的第一柱和第二柱。第一柱层具有第一杂质量差异，该第一杂质量 差异是在距第一边界预定深度处通过从第一柱中的杂质量减去第二柱中的 杂质量定义的。第二柱层具有第二杂质量差异，该第二杂质量差异是在距 PN柱层和第二半导体层之间的第二边界预定深度处通过从第一柱中的杂质 量减去第二柱中的杂质量定义的。第一杂质量差异为恒定的正值，第二杂 质量差异为恒定的负值。该半导体器件具有高击穿电压和低导通状态电阻。此外，减小了该半导体器件中击穿电压的变化。 附图说明通过参考附图所作的以下详细说明，本专利技术的上述和其他目的、特征 和优点将变得更加明显。在附图中图1A为示意性示出了作为第一实施例的范例的SJ-M0S晶体管的局部 截面图，并且其示出了SJ-MOS晶体管的重复单元结构；图1B为示意性示出了由图1A中的单元结构构造的SJ-M0S晶体管的截 面图2为示出了对SJ-M0S晶体管和对比SJ-M0S晶体管进行模拟的结果 的图示，并且其示出了击穿电压对杂质量平衡的依赖性(d印endence);图3为通过比较示出了击穿电压对SJ-M0S晶体管的杂质量平衡的依赖 性以及击穿电压对PN柱层为倾斜结构的SJ-M0S晶体管的杂质量平衡的依 赖性的图示；图4A为示意性示出了通过将图1A和图1B中的SJ-M0S晶体管的第一 柱层构造为PN柱层而获得的SJ-M0S晶体管本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　具有第一导电类型的第一半导体层（１）；　设置于所述第一半导体层（１）上的ＰＮ柱层（１１－１８）；以及　具有第二导电类型且设置于所述ＰＮ柱层（１１－１８）上的第二半导体层（３），　其中所述ＰＮ柱层（１１－１８）包括第一柱层（１１ａ－１８ａ）和第二柱层（１１ｂ－１８ｂ），　其中所述第一柱层（１１ａ－１８ａ）设置于所述第一半导体层（１）上，且所述第二柱层（１１ｂ－１８ｂ）设置于所述第一柱层（１１ａ－１８ａ）和所述第二半导体层（３）之间，　其中所述第一柱层（１１ａ－１８ａ）和所述第二柱层（１１ｂ－１８ｂ）中的每一个包括具有所述第一导电类型的第一柱（２１ｎ）和具有所述第二导电类型的第二柱（２１ｐ），　其中沿着平行于所述ＰＮ柱层（１１－１８）和所述第一半导体层（１）之间的第一边界的水平方向交替设置所述第一柱层（１１ａ－１８ａ）中的所述第一柱（２１ｎ）和所述第二柱（２１ｐ），　其中沿着平行于所述ＰＮ柱层（１１－１８）和所述第二半导体层（３）之间的第二边界的水平方向交替设置所述第二柱层（１１ｂ－１８ｂ）中的所述第一柱（２１ｎ）和所述第二柱（２１ｐ），　其中所述第一柱层（１１ａ－１８ａ）具有第一杂质量差异，所述第一杂质量差异是在距所述第一边界预定深度处、通过从所述第一柱（２１ｎ）中的杂质量减去所述第二柱（２１ｐ）中的杂质量而定义的，　其中所述第二柱层（１１ｂ－１８ｂ）具有第二杂质量差异，所述第二杂质量差异是在距所述ＰＮ柱层（１１－１８）和所述第二半导体层（３）之间的第二边界预定深度处、通过从所述第一柱（２１ｎ）中的杂质量减去所述第二柱（２１ｐ）中的杂质量而定义的，　其中所述第一杂质量差异是恒定的正值，并且　其中所述第二杂质量差异是恒定的负值。...

【技术特征摘要】
JP 2007-12-17 325175/20071、一种半导体器件，包括具有第一导电类型的第一半导体层(1)；设置于所述第一半导体层(1)上的PN柱层(11-18)；以及具有第二导电类型且设置于所述PN柱层(11-18)上的第二半导体层(3)，其中所述PN柱层(11-18)包括第一柱层(11a-18a)和第二柱层(11b-18b)，其中所述第一柱层(11a-18a)设置于所述第一半导体层(1)上，且所述第二柱层(11b-18b)设置于所述第一柱层(11a-18a)和所述第二半导体层(3)之间，其中所述第一柱层(11a-18a)和所述第二柱层(11b-18b)中的每一个包括具有所述第一导电类型的第一柱(21n)和具有所述第二导电类型的第二柱(21p)，其中沿着平行于所述PN柱层(11-18)和所述第一半导体层(1)之间的第一边界的水平方向交替设置所述第一柱层(11a-18a)中的所述第一柱(21n)和所述第二柱(21p)，其中沿着平行于所述PN柱层(11-18)和所述第二半导体层(3)之间的第二边界的水平方向交替设置所述第二柱层(11b-18b)中的所述第一柱(21n)和所述第二柱(21p)，其中所述第一柱层(11a-18a)具有第一杂质量差异，所述第一杂质量差异是在距所述第一边界预定深度处、通过从所述第一柱(21n)中的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第二柱层(11b-18b)具有第二杂质量差异，所述第二杂质量差异是在距所述PN柱层(11-18)和所述第二半导体层(3)之间的第二边界预定深度处、通过从所述第一柱(21n)中的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第一杂质量差异是恒定的正值，并且其中所述第二杂质量差异是恒定的负值。2、 根据权利要求1所述的半导体器件，其中所述第一杂质量差异的绝对值等于所述第二杂质量差异的绝对值。3、 根据权利要求1或2所述的半导体器件，其中所述第一柱层(lla， 13a-18a)沿着垂直于所述水平方向的堆叠 方向具有第一厚度，其中所述第二柱层(llb， 13b-18b)沿着所述堆叠方向具有第二厚度，并且其中所述第一厚度等于所述第二厚度。4、 根据权利要求1或2所述的半导体器件，其中所述PN柱层(14， 16， 18)还包括设置于所述第一柱层(14a， 16a， 18a)和所述第二柱层(14b， 16b， 18b)之间的第三柱层(14c， 16c， 18c)，其中所述第三柱层(14c， 16c， 18c)包括具有所述第一导电类型的所 述第一柱(21n)和具有所述第二导电类型的所述第二柱(21p)，其中沿着平行于所述第一柱层(11a-18a)和所述第三柱层(14c， 16c， 18c)之间的第三边界的水平方向交替设置所述第三柱层(14c， 16c， 18c) 中的所述第一柱(21n)和所述第二柱(21p)，其中所述第三柱层(14c， 16c, 18c)具有第三杂质量差异，所述第三 杂质量差异是在距所述第三边界预定深度处、通过从所述第一柱(21n)中 的杂质量减去所述第二柱(21p)中的杂质量而定义的，其中所述第三杂质量差异是恒定的正值，并且其中所述第三杂质量差异小于所述第一杂质量差异，且大于所述第二 杂质量差异。5、 根据权利要求4所述的半导体器件，其中所述第一柱层(14a， 16a， 18a)沿着垂直于所述水平方向的堆叠方向具有第一厚度，其中所述第二柱层(14b， 16b， 18b)沿着所述堆叠方向具有第二厚度， 其中所述第三柱层(14c， 16c， 18c)沿着所述堆叠方向具有第三厚度，并且其中所述第三厚度小于所述第一厚度和所述第二厚度。6、 根据权利要求4所述的半导体器件，其中所述第一柱层(14a， 16a)...

【专利技术属性】
技术研发人员：利田祐麻，榊原纯，山口仁，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：JP[日本]