利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件制造技术

本发明专利技术提供一种利用虚拟存储单元改善电荷陷阱存储器阵列中的数据可靠性的非易失性存储器件。一种电荷陷阱闪速存储器件，包括闪速存储器阵列，该闪速存储器阵列中至少具有电荷陷阱存储单元的第一页面，该第一页面被电耦合至第一字线。所述电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的不可寻址“虚拟”存储单元，其中，所述可寻址存储单元被配置为用来存储在读取操作期间待检索的数据，所述不可寻址虚拟存储单元被配置为用来存储在读取操作期间不可检索的虚拟数据。所述多个虚拟存储单元包括至少一个辅助虚拟存储单元，该辅助虚拟存储单元被用作抵抗所述阵列的电荷陷阱层中的侧孔传递的缓冲器。

【技术实现步骤摘要】

本专利技术涉及集成电路存储器件，且更具体地，涉及非易失性存储 器件和编程非易失性存储器件的方法。
技术介绍
一类非易失性存储器件包括电可擦可编程只读存储器 (EEPROM)，其可用于许多应用中，包括嵌入式应用和大容量存储 应用。在典型的嵌入式应用中，例如，EEPROM器件可用于在其中需 要快速随机存取读取时间的个人计算机或移动电话中提供代码存储。 典型的大容量存储应用包括要求高容量和低成本的存储卡应用。一种EEPROM器件包括NAND型闪速存储器，其可提供低成本 和高容量来替换其它形式的非易失性存储器。图1A示出了其中具有多 个NAND型串的传统闪速存储器阵列1。这些NAND型串中的每一个 包括与各个偶数和奇数位线(BL(^e, BL0_o, BLn—e ， BLn—o)相关联 的多个EEPROM单元。将这些位线连接至其中具有多个缓冲器电路 (PB0， ...，PBn)的页面缓冲器2。每个EEPROM单元包括电荷陷阱层 (或浮动栅极)和电连接至各个字线(WL0， WL1， ...， WLn)的控制栅 极。通过在读取和编程操作期间将与串选择晶体管相关联的串选择线 (SSL)驱动至逻辑1电压而使能对每个NAND串的存取。每个NAND串也包括各自的、电连接至接地选择线(GSL)的接地选择晶体管。如图IB所示，图1A的闪速存储器阵列1中的EEPROM单元为 支持单一被编程状态的单元。只支持单一被编程状态的EEPROM单元 通常被称为单级单元(SLC)。特别地，SCL可支持处理为逻辑1存储 值的被擦除状态，和处理为逻辑0存储值的被编程状态。SLC可以在 被擦除时具有负阈值电压(Vth)(例如，3V<Vth<-lV)，而在被编程 时具有正阈值电压(例如，lV<Vth<3V)。可通过将位线BL设置为逻 辑0值(即，0伏特)、将编程电压(Vpgm)施加到所选择的EEPROM 单元并将通过电压(Vpass)施加到串中的未选择EEPROM单元来实 现被编程状态，如图1C所示。另外，在编程期间，可通过将正电压(例 如，电源电压Vdd)施加到串选择线(SSL)、并将接地电压(例如， 0伏特)施加到接地选择线(GSL)而使能NAND串。此外，可通过对所选择单元进行读取操作来检测EEPROM单元的 被编程状态或被擦除状态。如图1D所示，当所选择的单元处于被擦除 状态且所选择的字线电压(例如，0伏特)高于所选择单元的阈值电压 时，NAND串将操作预充电位线BL放电。然而，当所选择的单元处于 被编程状态时，由于所选择的字线电压(例如，0伏特)低于所选择单 元的阈值电压且所选择的单元保持为断开，因此相应的NAND串 将开路电路提供到预充电位线BL。在由Jimg等人撰写的题为AA3.3 Volt Single Power Supply 16-Mb Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology的论文中公布了 NAND型闪速存储 器的其它方面，该文章发表在IEEE Journal of Solid-State Circuits, Vol. 32, No. 11, pp.1748-1757上，并且通过引用将其内容合并于本文。由 Kang等人专利技术的美国专利No.7，126,185以及由Sim等人专利技术的美国专 利公开No.2006/0171209也公布了电荷陷阱闪速(CTF )存储单元。在由Lee专利技术的题为Nonvolatile Semiconductor Memory Device Having Dummy Bit Line With Multiple Sections的美国专利公开No.2007/0070699，以及美国专利No.6,611,460和No.6，614,688中公布 了 NAND型闪速存储器的额外方面。特别地，由Lee专利技术的美国专利 公开No.2007/0070699公布了牺牲浮动栅EEPROM单元的NAND型串 以向共用源极线(CSL)提供直接连接的闪速EEPROM器件。此闪速 EEPROM器件还利用多个虚拟位段用作袖珍P阱偏置带。此外，可将 每个NAND型串中的串选择晶体管和接地选择晶体管构造为由Lee等 人专利技术的题为Method of Fabricating A Non-Volatile Memory Device W池a String Select Gate的美国专利No.6，881,626的图2、图5-6和图 10公开的，以及由Lee等人专利技术的美国专利No.6,858,906中所公开的 那样，此处通过引用将它们的公开内容并入本文中。
技术实现思路
根据本专利技术的实施例的集成电路存储器件利用非易失性存储器阵 列中存储单元的多个虚拟(dummy)串。在某些这些实施例中， 存储单元包括电荷陷阱存储单元，且该多个虚拟串包括主虚拟串和辅助虚拟串。特别地，提供一个或多个辅助虚拟串用来增加主虚拟 串中存储单元的电荷陷阱层和常规(normal)存储单元的电荷陷阱层之间的电隔离程度，该常规存储单元的电荷陷阱层被配置用来 存储在读取和写入操作期间能存取的数据。该增加的电隔离通过响应 于侧向电荷传递(例如，孔传递)来改变其阈值电压，阻止了主虚拟 串中的潜在过擦除存储单元对常规存储单元产生的不利影响，所 述侧向电荷传递跨过存储器阵列的电荷陷阱层。本专利技术的一些实施例包括半导体衬底，该半导体衬底中具有第一 导电性类型(例如，P型)阱区以及在该阱区上的非易失性存储器阵列。 该非易失性存储器阵列中具有常规电荷陷阱存储单元的第一多个 NAND串和第二多个NAND串，这些串通过电荷陷阱存储单元的主虚 拟NAND串和电荷陷阱存储单元的至少一个辅助虚拟NAND串而被相 互隔开，该至少一个辅助虚拟NAND串紧邻主虚拟NAND串而延伸。 主虚拟NAND串包括电连接至阱区的主虚拟位线。根据这些实施例，主虚拟NAND串可包括具有第一导电性类型(例如，P型)的第一源/ 漏区的串选择晶体管，所述第一导电性类型的第一源/漏区与下面的阱 区形成非整流结。将第一导电性类型的第一源/漏区电连接至主虚拟位 线，从而主虚拟位线可向阱区提供适当的偏置，由此阻止该阱区相对 周围区域电气地浮动。串选择晶体管还可包括与阱区形成整流结的第 二导电性类型(例如，N型)的第二源/漏区。在此情况下，由于形成 在串选择晶体管的栅极下面的任何反向层沟道与相反导电性类型的第 一源/漏区形成了整流结，因此串选择晶体管被配置为用来阻止对主虚 拟串中的存储单元进行编程。辅助虚拟NAND串还可包括电连接至主 虚拟位线的辅助虚拟位线。根据本专利技术的又一些实施例，将电荷陷阱闪速存储器件设置为其 中具有至少一个闪速存储器阵列。该闪速存储器阵列至少包括电荷陷 阱存储单元的第一页面，该电荷陷阱存储单元被电耦合至第一字线。 电荷陷阱存储单元的第一页面包括多个可寻址存储单元和多个紧邻的 不可寻址存储单元，所述可寻址存储单元被配置为用来存储在读取操 作期间待检索的数据，所述不可寻址存储单元被配置为用来存储在读 取操作期间不可检索的虚拟数据。特别地，所述多个紧邻的不可寻址存储单元包括主虚拟存储单元和至少一个辅助虚拟存储单元本文档来自技高网...

【技术保护点】
一种集成电路存储器件，包括：　半导体衬底，所述半导体衬底中具有第一导电性类型阱区；以及　在所述阱区内的非易失性存储器阵列，所述非易失性存储器阵列中具有电荷陷阱存储单元的第一和第二多个ＮＡＮＤ串，所述第一和第二多个ＮＡＮＤ串通过电 荷陷阱存储单元的主虚拟ＮＡＮＤ串和电荷陷阱存储单元的辅助虚拟ＮＡＮＤ串而被相互隔开，所述辅助虚拟ＮＡＮＤ串紧邻所述主虚拟ＮＡＮＤ串而延伸，所述主虚拟ＮＡＮＤ串包括电连接至所述阱区的主虚拟位线。

【技术特征摘要】
KR 2007-12-17 10-2007-0132311;US 2008-6-30 12/164,1. 一种集成电路存储器件，包括半导体衬底，所述半导体衬底中具有第一导电性类型阱区；以及在所述阱区内的非易失性存储器阵列，所述非易失性存储器阵列中具有电荷陷阱存储单元的第一和第二多个NAND串，所述第一和第二多个NAND串通过电荷陷阱存储单元的主虚拟NAND串和电荷陷阱存储单元的辅助虚拟NAND串而被相互隔开，所述辅助虚拟NAND串紧邻所述主虚拟NAND串而延伸，所述主虚拟NAND串包括电连接至所述阱区的主虚拟位线。2. 权利要求1所述的存储器件，其中所述主虚拟NAND串还包括串选择晶体管，所述串选择晶体管中具有与所述阱区形成非整流结的第一导电性类型的第一源/漏区；以及其中所述主虚拟位线被电连接至所述串选择晶体管的所述第一源/漏区。3. 权利要求2所述的存储器件，其中所述串选择晶体管中具有与所述阱区形成整流结的第二导电性类型的第二源/漏区。4. 权利要求1所述的存储器件，其中所述辅助虚拟NAND串包括电连接至所述主虚拟位线的辅助虚拟位线。5. 权利要求4所述的存储器件，其中所述辅助虚拟NAND串还包括其中具有第二导电性类型的第一源/漏区的串选择晶体管，所述的第二导电性类型的第一源/漏区与所述阱区形成整流结并被电连接至所述辅助虚拟位线。6. —种集成电路存储器件，包括非易失性存储器阵列，所述非易失性存储器阵列中具有电荷陷阱存储单元的第一和第二辅助虚拟NAND串，所述第一和第二辅助虚拟NAND串通过电荷陷阱存储单元的主虚拟NAND串被相互间隔开，所述主虚拟NAND串包括电连接至与所述第一和第二辅助虚拟NAND串相关联的第一和第二辅助虚拟位线的主虚拟位线。7. 权利要求6所述的存储器件，其中所述主虚拟NAND串包括NMOS串选择晶体管，所述NMOS串选择晶体管具有电连接至所述主虚拟位线的P型源/漏区。8. 权利要求6所述的存储器件，其中所述非易失性存储器阵列在P型阱区中延伸；且其中所述NMOS串选择晶体管的P型源/漏区与P型阱区形成非整流半导体结。9. 一种集成电路存储器件，包括第一导电性类型阱区；以及在所述阱区中的非易失性存储器阵列，所述非易失性存储器阵列包括电荷陷阱存储单元的多个紧邻的虚拟NAND串，所述多个紧邻的虚拟NAND串具有各自的相互电连接并被电连接至所述阱区的虚拟位线。10. 权利要求9所述的存储器件，其中，与所述多个紧邻的虚拟NAND串中的第一个相关联的串选择晶体管包括第一导电性类型的第一源/漏区和第二导电性类型的第二源/漏区。11. 权利要求9所述的存储器件，其中所述的第一导电性类型的第一源/...

【专利技术属性】
技术研发人员：申有哲，沈载星，薛钟善，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]