半导体集成电路制造技术

一种半导体集成电路，可补偿各芯片的工艺误差，降低栅极泄露电流。其中具有电源降压电路及ＭＯＳ回路组。电源降压回路供给电源电压，根据显示为运行时还是待机时的待机控制信号进行控制，当待机控制信号显示为运行时，向内部电源线输出比电源电压低的第１内部电源电压，当待机控制信号显示为待机时，向内部电源线输出比该第１内部电源电压还低的第２内部电源电压。ＭＯＳ电路组含有供给第１内部电源电压或第２内部电源电压并运行的一个或多个ＭＯＳ晶体管。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及使用与外部电源电压不同的内部电源电压的半导体集成电路，特别是涉及在内部使用的电压比外部电源低的半导体集成电路。其中具有运行时用电源降压电路50、待机时用电源降压电路51、MOS电路组52、VREF发生电路53、缓冲器54。电源降压电路接收供给芯片的外部电源电压VDDext，产生VDDext低的内部电源电压VDDint，该内部电源电压VDDint通过内部电源线IPL供给芯片内的MOS电路组52。MOS电路组52含有一个或多个MOS晶体管，例如，相当于反相器电路、NAND电路等一般的CMOS电路及存储单元等。这里，外部电源电压VDDext因半导体集成电路的芯片规格而不同，比如，使用2.5V或1.8V。而且，内部电源电压VDDint因半导体集成电路的设计规格而不同，例如，在规格为0.1μm的半导体集成电路中使用1.2V左右的电源电压。芯片的运行状态及待机状态，由指示从芯片供给待机状态的待机控制信号STBY选择。也就是说，待机控制信号STBY低时为运行状态和高时为待机状态。运行时·待机时用电源降压电路50、51分别是由输出用P型MOS晶体管55、56；电阻分割内部电源电压VDDint的电阻元件57、58、59、60以及第1运算放大器61、第2运算放大器62构成的。第1运算放大器61和第2运算放大器62，因为反馈控制输出P型MOS晶体管55、56使将内部电源电压VDDint电阻分割后的节点FA、FB的电位与VREF等值，所以不受外部电源电压VDDext的电平影响，输出恒定的内部电源电压运行时·待机时用电源降压电路50、51使用分割电阻及运算放大器61、62，设定了向内部电源线IPL输出的内部电源电压VDDint。也就是说，运行时·待机时用电源降压电路50、51各自将经电阻分割后的内部电源电压VDDint的电位加到运算放大器61、62的正输入端，将VREF发生电路53的输出加到运算放大器61、62的负输入端。运行时用电源降压电路50，在对内部电源电压VDDint具有很大电流驱动力的同时，降压电路自身的消耗电流也很大。因为要求将待机时全部芯片的消耗电流抑制得很小，所以使用待机控制信号STBY，使运行时用电源降压电路50停止，仅使待机时用降压电路51运转起来。待机时用降压电路51的供给内部电源电压VDDint的MOS电路组52在待机时停止，所以电流驱动力小，故降压电路自身的消耗电流也很小。运行时·待机时用电源降压电路50、51各自以标准电压VREF为基准，产生同一电位的内部电源电压VDDint。也就是说，运行时用电源降压电路50向内部电源线IPL输出的内部电源电压VDDint的电压与待机时用电源降压电路51向内部电源线IPL输出的内部电源电压VDDint的电压相等。而且，运行时，上述两个运行时用电源降压电路50和待机时用电源降压电路51同时运转。上述以往的半导体集成电路，具有以下问题。随着使用在半导体集成电路中的晶体管的微小化，MOS晶体管栅极绝缘膜薄膜化，近年来，MOS晶体管的栅极漏电流成为芯片的待机电流降低的障碍而引起关注。例如，设计规格为0.15μm，栅极绝缘膜厚度约为3.5μm。设计规格为0.1μm，栅极绝缘膜厚度约为2μm。如果是0.15μm的规格，栅极漏电流就不会出现问题，但如果是0.1μm的规格，那将有必要使栅极漏电流减小。在这里，用图6来说明设计规格为0.1μm的MOS晶体管的栅极漏电流的电压及电流特性。如图7所示，通过连接MOS晶体管的半导体衬底65、源极66、漏极67及栅极69，组成MOS电容，然后，如图6所示，振荡栅极电压，使每单位栅极面积的栅极泄露电流(从栅极经栅极绝缘膜流向电路板的电流)Ig呈曲线化分布。在图7中，对半导体衬底65、源极66、以及漏极67加入相同的接地电位。在半导体衬底65上，通过栅极绝缘膜68，形成栅极69，向该栅极69加入栅极电压Vg。在这样的状态下，从栅极69流向半导体衬底65的栅极泄露电流Ig的测定结果，如图6所示。在这里，因为设计规格为0.1μmMOS晶体管在电源电压为1.2V下运行，所以从图6便可得知，这种情况下的栅极泄露电流为每1μm2的栅极氧化膜为1nA。例如，因为当代的36M比特的低消耗功率SRAM芯片的总栅极面积为100Kμm2的顺序，所以全部芯片的栅极泄露电流可达到100μA。在实际情况下，因为低消耗功率SRAM芯片的待机电流规格在100μA以下，所以当今，只依靠栅极泄露电流满足待机电流规格是非常困难的。而且，由于加工工艺的误差，各芯片上栅极绝缘膜的厚度也不同，从而使栅极泄露电流的大小各异，形成满足待机电流和未满足待机电流规格的产品混杂在一起制造的情况。另外，虽然因外部电压下降，可能满足待机电流规格，但那时，就必须在半导体芯片外部准备与正常电源不同的电位，这样就使组装半导体集成电路的系统变得非常复杂。如上所述，在待机状态时向芯片内供给与运行时电平相同的内部电源电压VDDint的现有例子中，随着MOS晶体管的微小化，因栅极泄露电流而使控制待机电流成为难题。本专利技术就是以解决上述现有技术的问题为目的的。根据本专利技术的另一种半导体集成电路，其特征在于包括提供电源电压，向内部电源线输出比所述电源电压低的内部电源电压的电压降压回路；包含从所述内部电源线提供所述内部电源电压进行运行的一个或多个MOS晶体管的MOS回路组；同时由所述电源降压回路，推断出流向上述MOS电路组的栅极泄露电流值，随着这种栅极泄露电流值的增大，使得所述内部电源电压变低。图2A表示本专利技术第1实施例的第1运算放大器的电路标记图。图2B表示本专利技术第1实施例的第1运算放大器的电路图。图3A表示本专利技术第1实施例的第2运算放大器的电路标记图。图3B表示本专利技术第1实施例的第2运算放大器的电路图。图4本专利技术第2实施例的待机时用VREF发生电路及本专利技术第3实施例的VREF发生电路的电路图。图5表示现有的半导体集成电路的电路图。图6显示栅极泄露电流与栅极电压依赖性的电流电压特性图。图7显示图6中的栅极泄露电流的测定方法的图。图8表示本专利技术的第3实施例的半导体集成电路的电路图。实施专利技术的具体方式下面，参照附图，对本专利技术的具体实施例加以说明，在下面的附图中，相同或相应部分，标以相同或相应的附图标记。(第1实施例)用附图说明图1至图3B说明第1实施例的半导体集成电路。图1是本实施例的半导体集成电路的构成图。在这里，运行时用电源降压电路1与待机时用电源降压电路2共同通过内部电源线IPL向半导体集成电路内的MOS电路组3供给内部电源电压VDDint。MOS电路组3中含有一个或多个MOS晶体管，供给内部电源电压VDDint的内部电源线IPL与接地电位相连接。也就是说，MOS电路组3中的MOS晶体管，是基于从内部电源线IPL供给的内部电源电压VDDint运转的。该MOS电路组3也可以包含除MOS晶体管以外的，一个或多个电路元件。在本实施例中，来自内部电源线IPL的内部电源电压VDDint被供给MOS电路组3中的至少部分MOS晶体管的栅极。而且，必要时，还向至少部分MOS晶体管的源极或漏极供给内部电源电压VDDint。并且，内部电源电压VDDint最好也向必要时设置的电路元件供给。运行时用电源降压电本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于包括： 供给电源电压，根据表示是处于运行中还是处于待机状态的待机控制信号来进行控制的电源降压电路，当所述待机控制信号显示运行中时，向内部电源线输出比所述电源电压低的第１内部电源电压；当所述待机控制信号显示待机状态时，向所述内部电源线输出比第１内部电源电压低的第２内部电源电压，以及 ＭＯＳ电路组，其包含从所述内部电源线供给所述第１或所述第２内部电源电压并运行的一个或多个ＭＯＳ晶体管。

【技术特征摘要】
JP 2001-4-11 112463/20011.一种半导体集成电路，其特征在于包括供给电源电压，根据表示是处于运行中还是处于待机状态的待机控制信号来进行控制的电源降压电路，当所述待机控制信号显示运行中时，向内部电源线输出比所述电源电压低的第1内部电源电压；当所述待机控制信号显示待机状态时，向所述内部电源线输出比第1内部电源电压低的第2内部电源电压，以及MOS电路组，其包含从所述内部电源线供给所述第1或所述第2内部电源电压并运行的一个或多个MOS晶体管。2.根据权利要求1所述的半导体集成电路，其特征在于，所述电源降压电路包括运行时电源降压回路，在运行时，产生所述的第1内部电源电压，向所述内部电源线输出，当处于待机状态时，不输出所述第1内部电源电压；以及待机时用电源降压回路，当处于待机状态时，产生所述第2内部电源电压，向所述内部电源线输出。3.根据权利要求2所述的半导体集成电路，其特征在于事先将所述第2内部电源电压设定为固定值。4.根据权利要求3所述的半导体集成电路，其特征在于所述待机时用电源降压回路，在动作时也能产生所述第2内部电源电压并向所述内部电源线输出，并且所述运行时用电源降压电路的电流驱动力比所述待机时用电源降压电路的电流驱动力要高。5.根据权利要求4所述的半导体集成电路，其特征在于，所述待机时用电源降压回路包括基准电压生成电路，其生成与所述第2内部电源电压相等的基准电压，和控制电路，其进行反馈控制使上述内部电源线的电压与上述基准电压相等。6.根据权利要求2所述的半导体集成电路，其特征在于所述第2内部电源电压是未经事先设定的不固定值。7.根据权利要求6所述的半导体集成电路，其特征在于所述待机时用电源降压回路推断流向所述MOS回路组的栅极泄露电流的值，随着这种推断出的栅极泄露电流的值的增大，所述第2内部电源电压变低。8.根据权利要求6所述的半导体集成电路，其特征在于所述待机时用电源降压回路处于运行状态也能产生第2内部电源电压并向所述的内部电源线输出，而且所述运行时用电源降压电路的电流驱动力比所述待机时用电源降压电路的电流驱动力要高。9.根据权利要求8所述的半导体集成电路，其特征在于所述待机状态时用的电源降压电路推断流向所述MOS电路组的栅极泄露电流值，随着这种推断出的栅极泄露电流值的增大，所述第2内部电源电压变低。10.根据权利要求9所述的半导体集成电路，其特征在于，所述待机时用电源降压电路包括基准电压生成电路，生成根据所述推断出的栅极泄露电流值而变化的基准电压，以及控制电路，进行反馈控制，使得所述内部电源线的电压与所述基准电压相等。11.根据权利要求10所述的半导体集成电路，其特征在于所述基准电压生成电路，具有源极与漏极相互...

【专利技术属性】
技术研发人员：矢部友章，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]